CS470xx数据表
音频SOC处理器家族
4.3.6 S / PDIF TX输出端口（ DAO ）
两个串行音频引脚可以被重新配置为S / PDIF TX引脚驱动的双相位编码的
S / PDIF信号（在一行中使用嵌入式时钟数据） 。
4.3.7采样速率转换器（ SRC ）
所有CS470xx装置具有至少两个内部硬件SRC模块。一种是直接相关
ADC与通常用于将数据从所述ADC的96/192 kHz的采样率转换
到另一个Fs的适合于与系统中的其他音频混合。如果未使用的模数转换器，
这个SRC可以从一个输入采样速率（ Fsi的）转换为另一种多达4个通道的音频数据的
输出采样率（ FSO） 。
其他的SRC模块直接与DAC的关联，并通常用作变换数据
从DSP到所需的DAC的所述96kHz的采样率。如果未使用的数模转换器，
这个SRC可以从一个输入采样率（FSI）转换为另一种多达8个通道的音频数据的
输出采样率（ FSO） 。
的CS47028和CS47048装置具有一个附加的独立的8通道的SRC模块。这
SRC模块可以被用来进行独立的输入时钟域同步（不同Fs的上
PCM输入和S / PDIF接收） 。
4.3.8串行控制端口（I
2
C
™
或SPI
™
)
片上串行控制端口能够在经营作为主站或从站的任
SPI
™
还是我
2
C
™
模式。主/从操作的选择是通过模式选择引脚，当CS470xx出来的
复位。串行时钟引脚可以支持频率高达SPI模式25兆赫（ SPI时钟
速度必须总是
≤
（ DSP核心频率/ 2 ） ） 。该CS470xx串行控制端口还包括
销为通信接口（ SCP_BSY ）和销的流量控制指示何时
DSP具有用于主机（ SCP_IRQ ）的消息。
4.3.9 GPIO
许多CS470xx的外设引脚复用的GPIO 。每个GPIO可以配置为
一个输出，一个输入，或者输入与中断。每个输入引脚中断可配置为上升
，下降沿，低电平有效，或高电平有效。
4.3.10基于PLL的时钟发生器
该CS470xx有一个集成的看门狗定时器，作为一个“健康”的显示器的DSP 。该
看门狗定时器必须由DSP计数器到期之前被复位或整个芯片被复位。
该外设确保CS470xx将会重新调整在一个临时系统故障的情况下。
在单机模式下（即无主MCU ） ， DSP将重新启动，从外部FLASH 。在从模式
（即主机MCU存在）一个GPIO将被用于指示主机看门狗已经过期，
在DSP应重新启动并重新配置。
14
C
O
4.3.11硬件看门狗定时器
N
低抖动PLL整数或基准频率的其用于小数的倍数
时钟DSP内核和外设。通过第二个PLL分频链，取决于时钟
域可以用于驱动音频转换器的DAO端口上输出。该CS470xx默认
从外部参考频率运行，切换到使用叠加后的PLL输出
已经被加载和配置，或者通过主引导从外部的FLASH或通过
主机控制。提供内置的晶体振荡器电路和输出缓冲器。该缓冲
输出频率比为1之间选择：1（默认值）或2:1。
FI
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EN
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