CS5501/CS5503
(T
A
= T
民
给T
最大
; VA + VD + = 5V
±
10%;
VA- ， VD- = -5V
±
10％ ;输入电平：逻辑0 = 0V ，逻辑1 = VD + ; ç
L
= 50 pF的）
参数
符号
民
典型值
最大
单位
开关特性
（续）
SSC模式（模式= VD + ）
存取时间
SDATA延迟时间
SCLK延迟时间
（在4.096兆赫）
串行时钟
（下）
输出的浮动延迟
输出的浮动延迟
CS低到SDATA输出
SCLK下降沿到新SDATA位
SDATA最高位到SCLK上升沿
脉冲宽高（在4.096兆赫）
脉冲宽度低
SCLK上升沿为Hi -Z
CS高到输出高阻（注18 ）
t
csd1
t
dd1
t
cd1
t
ph1
t
pl1
t
fd2
t
fd1
3/CLKIN
-
250
-
-
-
-
-
25
380
240
730
1/CLKIN
+ 100
-
-
100
-
300
790
1/CLKIN
+ 200
4/CLKIN
+200
4.2
-
-
160
150
250
ns
ns
ns
ns
ns
ns
SEC模式（模式= DGND ）
串行时钟（中）
串行时钟（中）
存取时间
最大数据延迟时间
输出的浮动延迟
脉冲宽度高
脉冲宽度低
CS低到数据有效
（注19 ）
（注20 ）
SCLK下降沿到新SDATA位
CS高到输出高阻
f
SCLK
t
ph2
t
pl2
t
csd2
t
dd2
t
fd3
dc
50
180
-
-
-
-
-
-
80
75
-
兆赫
ns
ns
ns
ns
-
100
200
ns
输出的浮动延迟
SCLK下降沿到输出高阻
t
fd4
注： 18.如果CS之前的所有数据位返回高输出时， SDATA和SCLK输出将完成
当前数据位，然后进入高阻抗。
19.如果CS是异步启动， DRDY ， CS也不会，如果它发生在DRDY是公认的高
为4个时钟周期。传播延迟时间可能会大到4 CLKIN周期加160纳秒。
使用台异步连拍时保证SDATA的正确的时钟，SCLK （ⅰ）不应该被
高早于4 CLKIN周期加值为160ns后CS变低。
20. SDATA在SCLK （ i）的下降沿。
CAL
t
SCS
t
SCH
CLKIN
t
SLS
睡觉
有效
CS
t
fd1
SDATA
SC1 ， SC2
校准控制时序
睡眠模式时序
同步
输出的浮动延迟
SSC模式（注19 ）
8
DS31F2
CIRRUS [ CIRRUS LOGIC ]
