CS5505/6/7/8
CS5505/6/7/8
5V开关特性
(T
A
= T
民
给T
MAX ;
参数
符号
VA + VD + = 5V
±
10%;
VA- = -5V
±
10％ ;输入电平：逻辑0 = 0V ，逻辑1 = VD + ; ç
L
= 50 pF的。 ） （注2 ）
民
典型值
最大
单位
SSC的模式（M / SLP = VD +）
访问时间：
SDATA延迟时间：
SCLK延迟时间
串行时钟（输出）
输出的浮动延迟：
CS低到SDATA输出（ DRDY =低）
DRDY下降到MSB （ CS =低）
SCLK下降沿到下一个SDATA位
SDATA最高位到SCLK上升沿
脉冲宽度高
脉冲宽度低
CS为高电平输出高阻（注16 ）
SCLK上升到SDATA高阻
t
csd1
t
DFD
t
dd1
t
cd1
t
ph1
t
pl1
t
fd1
t
fd2
f
SCLK
脉冲宽度高
脉冲宽度低
CS低到数据有效（注17 ）
（注18 ）
SCLK下降沿到新SDATA位
CS为高电平输出高阻（注16 ）
SCLK下降沿到SDATA高阻
t
ph2
t
pl2
t
csd2
t
dd2
t
fd3
t
fd4
-
-
-
-
-
-
-
-
-
2/f
CLK
80
1/f
CLK
1/f
CLK
1/f
CLK
-
1/f
CLK
-
-
-
60
150
60
160
2/fclk
3/f
CLK
250
-
-
-
2/f
CLK
-
ns
ns
ns
ns
ns
ns
ns
ns
SEC模式（M / SLP = DGND ）
串行时钟（中）
串行时钟（中）
访问时间：
最大延迟时间：
输出的浮动延迟：
0
200
200
-
-
-
-
2.5
-
-
200
310
150
300
兆赫
ns
ns
ns
ns
ns
ns
注： 16.如果CS之前的所有数据位返回高输出时， SDATA和SCLK输出将完成
当前数据位，然后进入高阻抗。
17.如果CS是异步启动， DRDY ， CS也不会，如果它发生在DRDY是公认的高
为2个时钟周期。的传播延迟时间可以是大到2 F CLK周期加上200纳秒。对
使用异步CS时， SDATA保证适当的时钟， SCLK （我）不应该被高
早于2 FCLK + 200 ns在CS变低。
18. SDATA转换在SCLK的下降沿。注意，一个上升的SCLK必须发生，以使
串行端口下降沿之前换档机构可以被识别。
DS59F4
DS59F6
9
CIRRUS [ CIRRUS LOGIC ]
