V.23发射调制器
CMX654
1.5.4
TX数据再定时
该数据再定时模块，当1200bits / sec的传输模式下启用，需要控制
µ
C到负载1位
在一个时间到器件通过施加到CLK输入的脉冲。该脉冲的定时是不关键的，它可以
容易地通过简单的软件循环来产生。这个设施，则不再需要在UART的
µ
C，未
招致过大的软件开销。
与Tx再定时电路包括两个1比特寄存器串联，所述第一输入被连接到TXD引脚
和所述第二输出馈送FSK调制器。第二个寄存器的时钟由内部
所产生的1200Hz信号和当这种情况发生时CLK输入进行采样。如果CLK输入为高电平时， TXD引脚
直接控制的FSK调制中，如果在CLK输入为低时， FSK调制器是由所述的输出控制
第二个寄存器和RDYN引脚被拉低。该RDYN输出由高电平的CLK输入引脚复位。
低到高变化对CLK输入引脚从TXD输入引脚的数据锁存到先注册准备
转移到第二个寄存器时，内部1200Hz的信号，接下来会发生。
因此，要使用重定时选项的CLK输入端应保持低电平，直到RDYN输出被拉低。当
RDYN引脚变低的下一个数据位应在TXD输入被应用和CLK输入拉高，然后
低内载于图6中的时间限制。
以确保控制装置和当输入的Tx再定时模式的CMX654之间的同步，
TXD引脚必须在一个恒定的逻辑电平从当CLK引脚首先拉低装货月底举行
在第二重定时位。同样，当退出的Tx再定时模式的TXD引脚应同时举行
逻辑电平作为CLK行之后的最后一个重定时位至少2次位被拉高。
如果不要求数据重定时设施， CLK输入到CMX654应保持高的时刻。该
异步数据到FSK调制器将被直接连接到TXD输入引脚。这是示出了
在图5中。
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1998
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D/654/3
CMLMICRO [ CML MICROCIRCUITS ]
