V.23兼容调制解调器
FX604
TD =内部FX604延迟;最大值为1μs
Tchi = CLK高电平时间;最小为1μs
Tclo = CLK低的时间;最小为1μs
图6a FSK操作与接收数据再定时
需要注意的是，如果启用，数据再定时模块可以解释语音或其它信号，随机字符。
如果不需要的数据再定时设施， CLK输入到FX604应保持高在所有时间。该
从频移键控解调器的异步数据将被直接连接到RXD输出引脚，而
RDYN输出不会通过FSK信号被激活。这种情况下，通过在图6b中所示的示例。
图6b FSK操作，而不接收数据再定时（ CLK总是高）
1.5.9
TX数据再定时
该数据再定时模块，当1200bits / sec的传输模式下启用，需要控制
µ
C到负载1
在一个时间到装置由一个脉冲位加到CLK输入。该脉冲的定时是不关键的，它
可以很容易地通过简单的软件循环来产生。这个设施，则不再需要在UART的
µ
C
而不会产生过大的软件开销。
与Tx再定时电路包括两个1比特寄存器串联，所述第一输入被连接到TXD
销和所述第二输出馈送FSK调制器。第二个寄存器的时钟由内部
所产生的1200Hz信号和当这种情况发生时CLK输入进行采样。如果CLK输入为高电平时， TXD引脚
直接控制的FSK调制中，如果在CLK输入为低时， FSK调制器是由所述的输出控制
第二个寄存器和RDYN引脚被拉低。该RDYN输出由高电平的CLK输入复位
引脚。低到高变化对CLK输入引脚从TXD输入引脚的数据锁存到寄存器第一
准备转移时，内部1200Hz的信号，接下来出现的第二个寄存器。
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D/604/3
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