引脚数
FX619 FX619 FX619
J
的L1 / L2 M1
12
13
15,16
功能
无连接
13
14
17
解码器输出：
所恢复的模拟信号是在这个引脚上输出，则所缓存的
一个带通滤波器和输出需要的外部元件。在此"Powersave"
输出为O / C 。
14
15
18,19
无连接
15
16
20
省电：
逻辑“0” ，在这个引脚使编解码器的大部分地区变成一个非静态
工作状态。当在一个逻辑“1”的编解码器正常工作。 1MΩ内部上拉。
17
21
无连接
16
18
22
解码器强制怠速：
逻辑“0” ，在这个引脚门一0101 ...内部格局的
译码器，使得解码器输出变为V
DD
/ 2 。当此引脚为逻辑'1'
解码器操作为正常。 1MΩ内部上拉。
17
19
23
解码器输入：
接收的数字信号输入。 1MΩ内部上拉。
18
20
24
解码器的数据时钟：
逻辑I / O端口。外部解码时钟输入或内部数据时钟
输出，取决于时钟模式1 ， 2路输入，见时钟模式引脚。
19
21
25
算法：
逻辑'1' ，在这个引脚设置该装置的3位扩算法。一
逻辑'0'设置一个4位的压扩算法。 1MΩ内部上拉。
20
21
22
23
26
27
时钟模式2 ：
时钟模式1 ：
内部1MΩ
上拉电阻。
时钟模式1
0
0
1
1
时钟模式2
0
1
0
1
设施
外部时钟
内部，为64kb / s的= F
÷
16
内部32KB / S = F
÷
32
内部， 16kb的/秒= F
÷
64
时钟速率是指F = 1.024兆赫的Xtal /时钟输入。在内部操作的数据
时钟频率可在外部电路的同步端口。
独立的或共同的数据速率的输入进行编码和解码的数据时钟的端口可以是
在外部时钟模式下使用。
22
24
28
V
DD
:
正电源。单个+ 5V的电源是必需的。
3
CMLMICRO [ CML MICROCIRCUITS ]
