4.0串行接口
4.7 Tx和Rx FIFO缓冲区分配和管理
CN8478/CN8474A/CN8472A/CN8471A
多通道同步通信控制器
图4-7 。传输数据流
控制
DMAC
数据
1/2 FIFO
数据
PCI
公共汽车
SHARED
内存
1/2 FIFO
发送
通道
BLP
内部数据缓冲区
8478_019
注： （S ） ：
1/2 FIFO = BUFFLEN + 1
的内部数据缓冲区的分配需要的是如何理解
总的可利用的FIFO缓冲器空间取决于是否启用子信道
内的通道组。
指定64个双字的内部数据缓冲器的
可用来分配为FIFO缓冲器空间的32个信道的每一个中
当该组中的任一通道被配置成操作为信道组
子信道（ SUBDSBL = 0的组配置描述符） 。
还规定了另外64个双字的内部数据缓冲区（ 128双字
数量）可通过分配的FIFO缓冲器空间信道组中
重复使用的子信道地图区域时，该组内的所有子信道是
禁用（ SUBDSBL = 1 ） 。
其他重要考虑因素分配内部数据缓冲区包括：
数每组中，通道活动通道的“数据速率，并且所述通道的
PCI延迟容忍。后面的例子给出了本节描述的场景
其中所有可用的内部数据的缓冲区空间被均匀地分布，以形成等于
长度的FIFO缓存器组中的每个信道，假设每个信道
工作在相同的数据速率，并且有一个可变数目的每个信道的
组。然而，内部数据缓冲区分配是灵活的，允许主机
分配较大的FIFO缓冲器，以在更高的数据速率运行的通道。为
应用程序运行高速通道（即hyperchannels ） ，主机
典型地分配内部数据缓冲器的2个双字（64位）对于每个64kbps的
递增该信道的数据速率。例如， 1920 kbps的hyperchannel
由30个时隙通常会被分配60双字的FIFO缓冲器
空间。较小的FIFO缓冲器可以，如果有多个，高速分配
一个组内配置的通道，但在一些PCI等待时间为代价
耐受性。
PCI等待时间容限等于在时间的特定信道的最大长度
也没有达到内部的正常PCI总线之间的交易操作
缓冲区溢出和下溢条件。因此， PCI延迟容限
主要依赖于每个通道的FIFO缓冲器的大小。由于MUSYCC的
内部数据缓冲区方案中，每个传输通道的PCI延迟容限
表示为时间，以从半FIFO缓冲器发送数据所需的时间量
大小〔 （即， （ BUFFLEN + 1）的双字）。而接收通道的PCI延迟
公差表示为1/2 FIFO缓冲器大小加上1个附加的双字
[即， （ BUFFLEN + 2）个双字。被分配4 DWORD 64 kbps的通道
发送和接收FIFO缓冲器可耐受高达公交车2双字（ 1毫秒）
总线等待时间中的延迟，并在发送方向上的3个双字（ 1.5毫秒）
接收方向。
4-12
科胜讯
100660E
CONEXANT [ CONEXANT SYSTEMS, INC ]
