详细说明
该SM3E采用多达8个外部引用，每一个从8 kHz到77.76兆赫，可配备和监控信号的存在
和频率偏移。此外，交叉耦合8 kHz的参考输入提供了主/从操作。参考选择可能
是手动的或自动的，根据预先设定的优先级。所有参考开关都在一个不中断的方式进行，并
频率斜坡控制确保平滑的输出信号转换。当引用被转换时，该装置提供了一个可控制的
相位构建，以减少在输出时钟的相位跳变。
设置三个输出信号，第一到77.76兆赫，所述第二固定为8千赫，用作帧同步信号以及一个
主/从操作交叉耦合的参考。在从模式下，输出相位可从-32调整为+ 31.75nS相对于
主，以适应下游系统的需求，如不同的时钟分配路径长度。第三个输出是BITS时钟，
可选择为1.544 MHz或2.048兆赫。
设备操作可能会在自由运行，锁定，或缓缴模式。在自由运行，时钟输出由自由简单地确定
运行频率与校准内部时钟的精度。在锁定模式下，芯片的相位锁定至所选择的输入的参考。而
锁定，一个频率历史被积累。在保持在模式下，芯片输出根据此历史生成的。
该数字锁相环提供关键滤波和频率/符合或超过所有要求相位控制功能
在关键的抖动和准确的性能参数。滤波器的带宽可以被配置，以适应应用的要求。
通过标准SPI总线寄存器接口提供控制功能。注册访问提供了可视化的各种注册
信息，以及提供广泛的可编程控制能力。
经营模式： SM3E工作在自由运行，锁定，或缓缴模式：
自由运行
- 在自由运行模式下，
输出1 ， M / S_Out ，
和
BITS_Clk ，
输出时钟，直接从确定的，并具有
经校准的自由运行的内部时钟的精度。基准输入继续进行信号的存在和频率来进行监测
偏移，但不用于同步输出。
锁定
•该
输出1 ， M / S_Out ，
和
BITS_Clk ，
输出被相位锁定到并跟踪所选择的输入的参考。一旦进入
在锁定模式下，设备开始采集过程，包括参考资格和频率的转换速率限制，如果
需要的。一旦满意的锁来实现， “锁定”位被设置在DPLL_Status寄存器，频率历史的汇编
所选择的基准的开始。当可用缓缴的历史已经确立，
HOLD_GOOD
引脚设置，并“保留
超过可用“位被设置在所述集
DPLL_Status
注册。
相比较，在SM3E锁相环滤波操作是完全数字化。其结果是，设备和循环特性
是完全可预测的，可重复的和极其精确。经过精心设计和成熟的算法和技术保证
完全无中断参考切换，操作模式的变化，以及主/从开关。
基本环路带宽是可编程的从0.84兆赫到1.6赫兹，给用户一个宽范围控制通过该系统可
反应。
当获得一个新的参考，最高频率转换限制确保平滑的频率变化。一旦锁被实现，
（ <700秒3E级） ， “锁定”位被置位。如果SM3E无法维持锁，失锁
（大声笑）
为有效。所有
锁定之间的过渡，缓缴和自由运行模式与最小相位事件和平滑的频率和执行
相变。
切换引用（或当进入锁定模式）时遇到的参考相位命中或相位差被置空了
具有自动相位构建功能。相位构建时具有小于1纳秒的残留相位误差进行的，并且可任选
对于所选择的参考命中被禁用，因为需要3E级。
抱过来
- 在进入缓缴模式下，
输出1 ， M / S_Out ，
和
BITS_Clk ，
输出与缓缴确定
历史上建立的最后一个选择的参考。输出频率是由保持在历史的加权平均值确定的，并且
精度是由内部时钟确定。缓缴模式，可以手动或自动输入。自动进入缓缴
当在自动模式下操作，所述基准丢失，并且没有其他有效的参考存在发生模式。转移入和出
的缓缴模式被设计成光滑无瞬变。频率转换也被限制到最大± 2 ppm的/秒。
历史积累算法使用一阶频率差滤波算法。典型的缓缴的积累需要
约15分钟。当可用缓缴的历史已经确立，
HOLD_GOOD
销被设置，而“持续效应可用”位
在设置
DPLL_Status
注册。缓缴的历史后，继续“缓缴Avaialble ”声明进行更新。
该算法累计缓缴历史上，只有当它已经锁定在主操作或者外部参考或
M / S参考
在从操作时钟，开始加电后15分钟。切换到一个新的时跟踪将被自动暂停
引用并在自由运行或缓缴模式。一组寄存器允许应用程序来控制缓缴历史的维护策略，
使得无论是重新编译时或参考切换时的历史延续。
数据表＃ ：
TM054
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启：
02
发布日期：
11/07/08
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