同步时钟为集
数据表
表1 ：引脚说明
引脚名称
REF7
REF8
REF9
REF10
REF11
REF12
T0_M/S
T4_M/S
T0_XSYNC_IN
T0_XSYNC_OUT
T4_XSYNC_IN
T4_XSYNC_OUT
CLK0_P
CLK0_N
CLK1
CLK2
CLK3
CLK4
CLK5
CLK6
CLK7
CLK8_P
CLK8_N
LM0
LM1
NC
针
#
14
16
17
19
21
23
24
28
25
70
26
66
85
86
83
81
79
77
74
72
68
62
63
96
7
39,40,42,
43,48,52,
54,55,57,
58
73,98
11,49
I
I / O
I
I
I
I
I
I
I
I
I
O
I
O
O
1
O
1
O
O
O
O
O
O
O
O
1
O
1
I
I
参考输入7
参考输入8
参考输入9
基准输入10
基准输入11
基准输入12
选择主或从模式， T0 ， 1 ：法师， 0 ：从站
选择主或从模式， T4 ， 1 ：法师， 0 ：从站
交叉耦合
SyncLink
TM
数据链路输入T0的主/从冗余应用
交叉耦合
SyncLink
TM
数据链路输出T0的主/从冗余应用
8kHz的交叉耦合链路输入T4的主/从冗余应用
8kHz的交叉耦合链路输出， T4的主/从冗余应用
155.52 / 125MHz的LVPECL输出（ T0 ）
155.52 / 125MHz的LVPECL输出（ T0 ）
19.44 / 38.88 / 51.84 / 77.76 / 25 /50 / 125MHz的（ T0 ）
19.44 / 38.88 / 51.84 / 77.76 / 25 /50 / 125MHz的（ T0 ）
8kHz的帧脉冲或50％占空比的时钟（ T 0）
2kHz的帧脉冲或50％占空比的时钟（ T 0）
44.736 / 34.368兆赫（ T0 ）
1.544 / 3.088 / 6.176 / 12.352 / 24.704 / 2.048 / 4.098 / 8.192 / 16.384 / 32.768兆赫（ T0 ）
1.544 / 2.048兆赫（ T4 ）
155.52 / 125MHz的LVPECL输出（ T0 ）
155.52 / 125MHz的LVPECL输出（ T0 ）
硬件和固件配置数据加载模式引脚0
硬件和固件配置数据加载模式引脚1
无连接。引脚recommented被捆绑到地
描述
STC5230
PNC
TEST_PIN
无连接。引脚可以悬空，漂浮，捆绑，或接地
测试引脚，必须接地正常运行
注1 ： CLK0和CLK8 ，这是LVPECL
初步
数据表＃ ：
TM102
第48 6
启： P01
日期： 2007年8月22日
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