1CY2308
CY2308
3.3V零延迟缓冲器
特点
•零输入输出传输延迟，可调
在FBK输入电容负载
•多种配置，请参阅“可用CY2308
配置？表
•多低偏移输出
- 输出 - 输出偏斜小于200 ps的
- 设备 - 设备偏斜小于700 ps的
- 两家银行四路输出，三stateable两
选择输入
•10 MHz至133 MHz的工作范围
•低抖动小于200 ps的循环周期（ -1 ， -1H ， -4 ， -5H ）
•节省空间的16引脚150密耳SOIC封装或16引脚
TSSOP
• 3.3V工作电压
•工业应用温度
该CY2308具有四个输出两个各银行，它可以
如表所示，通过该选择输入可以控制“选择
输入解码。 “如果所有的输出时钟不需要， B银行
可三态的。选择输入还允许输入
时钟被直接施加到输出芯片和系统
测试目的。
该CY2308 PLL进入的时候有一个掉电状态
在REF输入没有上升沿。在这种模式下，所有的输出都
三态并且PLL被关断，从而导致在小于
50
µA
的电流消耗。在PLL中两个额外的关闭
例所示的“选择输入解码”表。
多个CY2308设备能够接受相同的输入时钟和
在一个系统中分发。在这种情况下，之间的歪斜
的两个设备输出被保证是小于700 ps的。
该CY2308有五种不同的配置，如
在页面上的“可用CY2308配置”表中所示
2. CY2308-1是基座部分，其中所述输出
频率等于参考，如果有，在无反
反馈路径。该CY2308-1H是高驱版
的-1，并上升和下降在此设备上的时间是要快得多。
该CY2308-2允许获得2X和1X的用户
频率上的每个输出库。的确切配置和
输出频率取决于其输出驱动
反馈引脚。该CY2308-3允许用户获得4X和
2X频率上的输出。
该CY2308-4使得用户能够获得关于所有2X时钟
输出。因此，该部分是非常通用的，并且可以使用
在各种应用中。
该CY2308-5H与REF / 2高驱动版本上都
银行。
功能说明
该CY2308是3.3V零延迟缓冲器设计分布
在高速时钟PC ，工作站，数据通信，电信，和
其它高性能应用。
该器件具有片上PLL用于锁定到输入时钟
呈现在REF引脚。 PLL反馈需要是
驱动到FBK销，并且可以从所述一个获得
输出。的输入 - 输出偏移被保证是少
超过350 PS，输出至输出偏斜保证是
超过200 ps的少。
框图
/2
REF
引脚配置
PLL
MUX
FBK
CLKA1
CLKA2
CLKA3
CLKA4
REF
CLKA1
CLKA2
V
DD
GND
CLKB1
CLKB2
S2
/2
额外的除法器（ -3 ， -4 ）
额外的除法器（ -5H ）
SOIC
顶视图
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
S2
S1
FBK
CLKA4
CLKA3
V
DD
GND
CLKB4
CLKB3
S1
选择输入
解码
/2
CLKB1
CLKB2
CLKB3
额外的分频器（ -2，-3 ）
CLKB4
赛普拉斯半导体公司
文件编号： 38-07146牧师* C
•
3901北一街
•
圣荷西
•
CA 95134 • 408-943-2600
修订后的2004年6月16日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
