CY2308
3.3V零延迟缓冲器
特点
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零输入输出传输延迟，可调
在FBK输入电容负载
多种配置，请参阅
多个低输出偏斜
两家银行的四路输出，三stateable两个选择
输入
10 MHz至133 MHz的工作范围
75 ps的典型周期到周期抖动（ 15 PF， 66兆赫）
节省空间的16引脚150密耳SOIC封装或16引脚TSSOP
3.3V操作
提供工业级温度
要求B银行处于三态。输入时钟是直接
施加到由输出为芯片和系统测试目的
在选择输入。
该CY2308 PLL进入的时候有一个掉电状态
在REF输入没有上升沿。在这种模式下，所有的输出都
三态并且PLL被关闭导致小于
50
μA
的电流消耗。在PLL中两个额外的关闭
如表中所示的情况下
多CY2308设备接受相同的输入时钟和
在一个系统中分发。在这种情况下，之间的歪斜
两款器件的输出小于700 ps的。
该CY2308是在五个不同的配置，可
表中所示的
频率等于参考，如果有，在无反
反馈路径。该CY2308-1H是的高驱版
-1，上升和下降在此设备上时间要快得多。
该CY2308-2能够获得2X和1X的用户
频率上的每个输出库。的确切配置和
输出频率取决于驱动的输出
反馈引脚。该CY2308-3能够获得4X用户
和2X频率的输出。
该CY2308-4使得用户能够获得关于所有2X时钟
输出。因此，该部分是非常通用的，并用于在一个
各种应用程序。
该CY2308-5H与REF / 2高驱动版本上都
银行。
功能说明
该CY2308是3.3V零延迟缓冲器设计分布
在高速时钟PC，工作站，数据通信，电信，和
其它高性能应用。
该器件具有片上PLL的锁定到输入时钟
呈现在REF引脚。 PLL反馈驱动到
FBK销，并从输出中的一个获得的。该
输入至输出偏斜小于350 ps的输出至输出
偏斜小于200 ps的。
该CY2308拥有的每四个输出是两家银行
通过选择输入来控制，如图中的表
逻辑框图
/2
REF
PLL
MUX
FBK
CLKA1
CLKA2
CLKA3
CLKA4
/2
额外的除法器（ -3 ， -4 ）
额外的除法器（ -5H ）
S2
S1
选择输入
解码
/2
CLKB1
CLKB2
CLKB3
额外的分频器（ -2，-3 ）
CLKB4
赛普拉斯半导体公司
文件编号： 38-07146牧师* E
•
198冠军苑
•
圣荷西
,
CA 95134-1709
•
408-943-2600
修订后的2007年8月3日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
