RoboClock
CY7B993V
CY7B994V
引脚德网络nitions
（续）
[1]
引脚名称
的FBD [0：1 ]
FBDIS
I / O
输入
输入
PIN TYPE
3-level
输入
LVTTL
引脚说明
反馈分频器功能选择：
这些输入确定QFA0的功能
和QFA1输出（见
表4）。
反馈禁用：
这个输入控制QFA的状态[ 0 ： 1 ] 。高电平时， QFA [ 0 ： 1 ]
被禁用的“ HOLD - OFF”或“ HI -Z ”的状态; Disable状态由下式确定
OUTPUT_MODE 。当低，在QFA [ 0 ： 1 ]启用（见
表5）。
该输入具有
内部上拉下来。
输出相位功能选择：
每对控制各自的相位函数
输出区（见
表3）。
输出分频器功能选择：
每对控制各自的除法功能
输出区（见
表4）。
输出禁用：
每个输入控制各个输出行的状态。当高，
输出银行被禁止的“ HOLD - OFF”或“ HI -Z ”的状态;禁用状态是阻止 -
通过OUTPUT_MODE开采。当过低时，[ 1 ： 4 ] Q [ A：B ] [0 ： 1 ]启用（见
表5）。
这些输入有一个内部上拉了下来。
反转模式：
该输入只影响银行3.当此输入为低电平时，每个输出匹配
对将成为互补（ 3QA0 + ， 3QA1- ， 3QB0 + ， 3QB1- ） 。当此输入为
高，在同一行的所有四个输出将被反转。当此输入为MID所有四个
输出将是同相。
PLL锁定指示灯：
当高电平时，此输出指示内部PLL被锁定到
参考信号。当低时，PLL正在尝试获得锁。
输出方式：
该引脚决定了时钟输出“禁止状态。当此输入为
高电平时，时钟输出将禁用高阻抗（Hi -Z ） 。当此输入为低电平，
时钟输出将禁用“ HOLD - OFF”模式。当MID ，器件将进入
工厂测试模式。
时钟反馈输出：
这对时钟输出的旨在被连接到所述
FB输入。这些输出有众多的鸿沟，并选择三个选项的调整阶段
求。销和FBF0 ：该功能是由的FBD [1 0 ]的设置来确定。
时钟输出：
这些输出提供了众多的鸿沟和相位选择功能阻止 -
开采由[1： 4] DS [0：1 ]和[1 ：4] F [ 0：1]的输入。
输出缓冲电源：
电源为每个输出对。
内部电源：
电源的内部电路。
设备接地。
在REF输入端可以动态改变。当改变
从一个基准电压输入到另一个相同频率的，
PLL被优化，以确保在时钟输出期间将
不小于所计算的系统预算（叔
民
= t
REF
（标称参考时钟周期） - 吨
CCJ
（周期到周期抖动） -
t
PDEV
（最大时间差） ），而重新获得锁。
压控振荡器，控制逻辑，分频器和鉴相发电机
该VCO接受来自PLL滤波器的模拟控制输入
块。 FS的控制引脚设置决定的名义
在除以一个输出的工作频率范围（F
喃
)
该装置。 ˚F
喃
直接关系到VCO的频率。
有两个版本：一个低速设备（ CY7B993V ）
其中f
喃
从12兆赫至100兆赫和范围
高速器件（ CY7B994V ） ，范围从24 MHz到
200兆赫。在FS设置为每个设备示于
表1中。
这架F
喃
频率被看到的“分频1 ”输出。为
该CY7B994V ，上部˚F
喃
范围为96 MHz至
200兆赫。
[1:4]F[0:1]
[1： 4] DS [0：1 ]
DIS [1： 4]
输入
输入
输入
3-level
输入
3-level
输入
LVTTL
INV3
输入
3-level
输入
LOCK
LVTTL输出
3-Level
输入
OUTPUT_MODE输入
QFA [0：1 ]
LVTTL输出
[1 ： 4 ] Q [ A：B ] [0 ： 1 ]
VCCN
VCCQ
GND
LVTTL输出
PWR
PWR
PWR
框图描述
相位频率检测器和过滤器
这两个块接受来自REF输入信号（ REFA + ，
REFA- ， REFB +或REFB- ）和FB输入（ FBKA +
FBKA- ， FBKB +或FBKB- ） 。修正信息，然后
产生的控制电压控制频率
振荡器（VCO） 。这两个块，以及压控振荡器，形式
一个PLL跟踪输入REF信号。
该CY7B993V / 994V有一个灵活的REF和FB输入
方案。这些输入允许使用差分
LVPECL或单端LVTTL输入。配置为
单端LVTTL输入，互补引脚必须
悬空（内部上拉至1.5V ） 。另一个输入引脚可以
然后可以用作LVTTL输入。在REF输入也
耐热插入。
文件编号： 38-07127牧师* ˚F
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
