CY7C1345B
128K ×36的同步流程，通过3.3V高速缓存RAM
特点
•支持117 - MHz的微处理器的高速缓存系统
零等待状态
• 128K由36个通用I / O
•快速时钟到输出时间
- 7.5纳秒（ 117 - MHz的版本）
•双位环绕式计数器既支持
交错式或线性突发序列
•独立的处理器和控制器地址选通亲
韦迪直接接口与所述处理器和外部
高速缓存控制器
•同步自定时写
•异步输出使能
•支持3.3V和放大器; 2.5V的I / O电平
• ZZ “睡眠”模式
功能说明
该CY7C1345B是3.3V ， 128K 36同步缓存
RAM的设计，高速微处理器接口
以最小的胶合逻辑。从时钟的最大访问延迟
上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台
Tures的第一地址中的一个脉冲串和递增地址
自动的突发访问的其余部分。
该CY7C1345B允许使用交错式或线性突发SE-
quences ，由MODE输入管脚选择。高一的选择
交错突发序列，而低选择线性爆
序列。突发的访问可以与处理器来启动
地址选通（ ADSP ）或高速缓存控制器地址
频闪（ ADSC ）的投入。地址前进，由此来控制
地址地位（ ADV ）的输入。
一个同步自定时写机构设置SIM-
化了的写接口。一个同步的芯片使能输入和
异步输出使能输入提供了方便的控制
银行选择和输出三态控制。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[16:0]
GW
BWE
BWS
3
BWS
2
BWS
1
BWS
0
CE
1
CE
2
CE
3
模式
(A
0
,A
1
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
DDQ [31:24 ] DP3Q
BYTEWRITE
注册
DDQ [23:16 ] DP2Q
BYTEWRITE
注册
ð DQ [15：8 ] ， DP1 Q
BYTEWRITE
注册
ð的DQ [7： 0]， DP0 Q
BYTEWRITE
注册
D
ENABLE Q
CE注册
CLK
输入
注册
CLK
15
17
17
15
128K X 36
内存
ARRAY
36
36
OE
ZZ
睡觉
控制
DQ
[31:0]
DP
[3:0]
选购指南
7C1345B-117
最大访问时间（纳秒）
最大工作电流（mA ）
最大待机电流（mA ）
Intel和Pentium是Intel Corporation的注册商标。
7C1345B-100
8.0
325
2.0
7.5
350
2.0
赛普拉斯半导体公司
•
3901北一街
•
圣荷西
•
CA 95134
•
408-943-2600
2000年9月11日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
