CY7C1354B
CY7C1356B
9 -MB （ 256K ×36 / 512K ×18 ）流水线式SRAM
与NOBL ™架构
特点
•引脚兼容和功能上等同于ZBT
•支持225 - MHz的零等待状态的总线操作
- 可用的速度等级是225 ， 200 ，和166 MHz的
•内部自定时输出缓冲控制，以消除
需要使用异步OE
•完全注册（输入和输出）的流水线OP-
关合作
•字节写能力
•独立的V
DDQ
为3.3V或2.5V的I / O
•单3.3V电源
•快速时钟到输出时间
- 2.8纳秒（ 225 - MHz器件）
- 3.2ns （ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
•时钟使能（ CEN ）引脚停业
•同步自定时写
•提供100 TQFP ， 119 BGA和165 FBGA packag-
es
• IEEE 1149.1 JTAG边界扫描
•
连拍能力直线或交错突发订单
• “ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1354B和CY7C1356B是3.3V ， 256K ×36和
512K ×18同步流水线突发SRAM的有没有公交车
潜伏期™ （ NoBL ）逻辑上。它们被设计成
支持真正的无限回至后端的读/写操作
没有等待状态。该CY7C1354B和CY7C1356B是
配备有需要启用高级（ NOBL ）逻辑
数据传输是连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
的数据吞吐量的系统中需要频繁
读/写转换。该CY7C1354B和CY7C1356B是
引脚兼容和功能等效ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
（ BW
a
-BW
d
对于CY7C1354B和BW
a
-BW
b
对于CY7C1356B ）
和一个写使能（WE ）输入端。所有的写操作都与实施
片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1354B （ 256K ×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05114牧师* C
•
3901北一街
•
圣荷西
,
CA 95134
•
408-943-2600
修订后的2004年6月16日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
