DS2153Q
地址R / W
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R
R
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R
注册名称
接收信令1
接收信令2
接收信令3
接收信令4
接收信令5
接收信令6
接收信令7
接收信令8
接收信令9
接收信令10
接收信令11
接收信令12
接收信令13
接收信令14
接收信令15
地址
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43
44
45
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47
48
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4A
4B
4C
4D
4E
读/写
注册名称
R / W发送信号1
R / W发送信号2
R / W发送信号3
R / W发送信令4
R / W发送信号5
R / W发送信号6
R / W发送信令7
R / W发送信号8
R / W发送信号9
R / W发送信号10
R / W发送信号11
R / W发送信号12
R / W发送信号13
R / W发送信号14
R / W发送信号15
3F
R
接收信令16
4F
R / W发送信号16
注意：测试寄存器1和2只由工厂使用;这些寄存器必须被清除（设置为全0 ）
上电初始化，以确保正确的操作。
2.0并行端口
该DS2153Q的是由外部通过一个多路双向地址/数据总线的控制
微控制器或微处理器。该DS2153Q可以与Intel或Motorola总线时序操作
配置。如果基站引脚接低电平，英特尔正将被选中;如果拉高，摩托罗拉时机将
被选择。所有摩托罗拉总线信号列在括号（） 。看到AC时序图
电气特性的更多细节。对DS2153Q复用总线节省引脚，因为在
地址信息和数据信息共享相同的信号路径。的地址被提交给
在总线周期和数据的第一部分的引脚中的第二部分将被转移上销
总线周期。地址必须事先有效到ALE的（AS）的下降沿，在该时间的DS2153Q
锁存从AD0到AD7引脚的地址。有效的写数据必须存在，并在保持稳定
的DS的后面部
WR
脉冲。在一个读周期中， DS2153Q的过程中输出数据的一个字节
在DS的后一部分或
RD
脉冲。读周期被终止，并且在总线返回到高
阻抗状态
RD
高转换英特尔定时或作为DS变为低电平摩托罗拉时机。
3.0控制和测试寄存器
该DS2153Q的操作是通过一组七个寄存器构成。典型地，该控制寄存器
当系统第一次上电只访问。一旦DS2153Q已经初始化，则
控制寄存器将只需要当在该系统配置中的变化，以进行访问。那里
两个接收控制寄存器（ RCR1和RCR2 ） ，两个发送控制寄存器（ TCR1和TCR2 ）
和三个通用控制寄存器（ CCR1 ， CCR2和CCR3 ） 。每7寄存器
在本节中描述。
测试寄存器的地址， 15和19进制都在测试DS2153Q厂所采用。在上电
向上，所述测试寄存器应以使DS2153Q的正确操作被设置为00 （十六进制） 。
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DALLAS [ DALLAS SEMICONDUCTOR ]
