D16750
可配置的UART FIFO
2.08版本
概观
该D16750是通用的软核
异步接收器/发送器（ UART ）
功能上等同于TL16C750 。该
D16750允许两个串行传输
模式： UART模式和FIFO模式。在FIFO
模式的内部FIFO被激活，允许64
字节（加上3位误差数据的每一个字节中的
RCVR FIFO）的要被存储在接收和
传输方向。 D16750执行串行 -
在数据字符并转换
从外围设备或一个接收
MODEM，和并行到串行转换的
从CPU接收到的数据字符。该
CPU可以读取的完整状态
在功能性的UART随时
操作。
状态
信息
报道
包括传输类型和条件
由UART正在执行的操作，如
以及任何错误条件（奇偶校验，超限，
成帧或间隔中断） 。 D16750包括：
一个可编程的波特率发生器，
能分割的定时基准时钟的
通过1除数到输入端（2
16
-1） ，并产生
一个16 ×时钟驱动内部的发送器
逻辑。规定中还包括使用该
16×时钟来驱动接收器逻辑。该
D16750拥有完整的调制解调器控制
能力，和一个处理器的中断系统。
中断可以被编程到用户的
的要求，最大限度地减少计算
来处理该通信链路需要。
在FIFO模式，有一个可选择的
自动流控功能，可显著
本文档中提及的所有商标
是其各自所有者的商标。
降低软件的过载，并增加
通过自动控制系统效率
通过RTS输出的串行数据流和
CTS输入信号
独立的波特率CLK线允许设置
精确的传输速度，而在UART
内部逻辑的时钟与CPU
频率。
两个DMA模式支持：单
传输和多传输。这些模式
允许UART接口，以更高的性能
DMA单元，可他们的交错
CPU周期或执行之间的转账
多字节传输。
配置功能允许用户
启用或在合成过程中禁用
调制解调器控制逻辑和FIFO的控制
逻辑，改变FIFO的大小。所以在
有区域限制，并在应用程序
UART仅在16450模式下，禁用
调制解调器控制和FIFO的允许保存
约50 ％的逻辑资源。
其核心是完美的应用程序，其中
UART内核和微控制器的时钟
由相同的时钟信号，并实现
相同的ASIC或FPGA芯片，以及内部
作为独立的实现，其中
若干个UART都必须
在单个芯片内实现，并且从动
通过一些片外设备。由于通用
接口D16750核心实现和
验证是非常简单的，通过消除
时钟树中的完整的系统数量。
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