符号
CLK
RST
达泰（ D： 0 ）
CPHA
CPOL
SCK
si
ss
大陶（ D： 0 ）
地址（ 0 ）
rd
we
so
求。在SPI系统的灵活性
DSPIS允许直接连接几乎任何
现有的同步串行外设。
移位寄存器，
在SPI的核心要素
系统。当SPI传输发生时， 8位
字符被移出数据引脚上，而一
不同的8位字符的同时
错开的第二数据引脚。另一种方式
观看此传输是一个8位的移位寄存器
在主人和另外8位移位寄存器
从被连接成一个圆形的16位
移位寄存器。当传送发生时，这
分布式移位寄存器移位8位宝
位数;因此，在主的人物和
从有效交换。
CLK
RST
CPHA
CPOL
SCK
引脚说明
针
CLK
RST
达泰（ D： 0 ）
CPHA
CPOL
SCK
si
ss
大陶（ D： 0 ）
ADDRES （A： 0 ）
rd
we
so
TYPE
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
产量
描述
全局时钟
全局复位
数据总线输入
SCK时钟相位
SCK时钟极性
SPI串行时钟
SPI串行数据输入
从选择
数据总线输出
地址总线输出
读取输出
写使能
从串行数据输出
SPI时钟逻辑
so
最高位
移位寄存器。
最低位
si
DATAI
数据寄存器
.
ADR 。章
.
SPI
调节器
ss
DATAO
地址
we
rd
数据寄存器
拥有被动的数据读
设备，也可以串行地发送到SPI Mas-
之三。
地址寄存器
持有地址介绍
地址总线。它的内容递增
每发送一个数据部分/接收的串行
通过SPI总线。
SPI控制器
- 检测开始和SPI结束
传输。管理之间的数据交换
DSPIS和控制的无源器件
DSPIS和增量地址寄存器
（ SPAD ）任何成功转移后。
框图
SPI时钟逻辑
控制相位和极性
在SCK时钟线，并检测正确SAM-
PLE和移位边缘移位寄存器。 SPI
时钟逻辑允许用户选择任何四个
串行时钟（SCK）相组合，并
极性使用两个引脚CPHA和CPOL 。该
时钟的极性由CPOL ，其中规定
选择一个高电平或低电平有效的时钟和
对传输格式没有显著效果。
时钟相位CPHA选择的两个一
根本的不同传输格式。该
时钟相位和极性应该相同
对于主SPI设备和通讯
一条提示从属设备。在一些情况下，相
和极性转换之间改变
允许主设备进行通信
具有不同要求一外围奴隶
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