EBE10AD4AGFA
Block Diagram
VSS
/RCS0
DQS0
/DQS0
R
S
R
S
DQS9
/DQS9
R
S
R
S
DM
4
R
S
/CS
DQS
/DQS
4
R
S
DM
DQ4 to /DQ7
R
S
R
S
/CS
DQS
/DQS
DQ0 to DQ3
DQ0
to DQ3
D0
DQ0
to DQ3
D9
DQS1
/DQS1
R
S
R
S
DQS10
/DQS10
DM
/CS
DQS /DQS
DM
/CS
DQS /DQS
DQ8 to DQ11
4
R
S
DQ0
to DQ3
D1
DQ12 to DQ15
4
R
S
DQ0
to DQ3
D10
DQS2
/DQS2
R
S
R
S
DQS11
/DQS11
R
S
R
S
DM
/CS
DQS /DQS
DM
/CS
DQS /DQS
DQ16 to DQ19
4
R
S
DQ0
to DQ3
D2
DQ20 to DQ23
4
R
S
DQ0
to DQ3
D11
DQS3
/DQS3
R
S
R
S
DQS12
/DQS12
R
S
R
S
DM
/CS
DQS /DQS
4
DM
/CS
DQS /DQS
DQ24 to DQ27
4
R
S
DQ0
to DQ3
D3
DQ28 to DQ31
R
S
R
S
R
S
DQ0
to DQ3
D12
DQS4
/DQS4
R
S
R
S
DQS13
/DQS13
DM
/CS
DQS /DQS
DM
/CS
DQS /DQS
DQ32 to DQ35
4
R
S
DQ0
to DQ3
D4
DQ36 to DQ39
4
R
S
DQ0
to DQ3
D13
DQS5
/DQS5
R
S
R
S
DQS14
/DQS14
R
S
R
S
DM
/CS
DQS /DQS
DM
/CS
DQS /DQS
DQ40 to DQ43
4
R
S
DQ0
to DQ3
D5
DQ44 to DQ47
4
R
S
DQ0
to DQ3
D14
Serial PD
SCL
SCL
SDA
R
S
DQS6
/DQS6
DQS15
/DQS15
R
S
R
S
R
S
SDA
DM
/CS
DQS /DQS
DM
/CS
DQS /DQS
DQ48 to DQ51
4
R
S
DQ0
to DQ3
D6
DQ52 to DQ55
4
R
S
U0
WP
A0
A1 A2
DQ0
to DQ3
D15
DQS7
/DQS7
R
S
R
S
DQS16
/DQS16
R
S
R
S
SA0 SA1 SA2
DM
/CS
DQS /DQS
DM
/CS
DQS /DQS
DQ56 to DQ59
4
R
S
DQ0
to DQ3
D7
DQ60 to DQ63
4
R
S
VDDSPD
VDD
DQ0
to DQ3
D16
Serial PD
D0 to D17
D0 to D17
D0 to D17
DQS8
/DQS8
R
S
R
S
DQS17
/DQS17
R
S
R
S
VREF
VSS
DM
/CS
DQS /DQS
DM
/CS
DQS /DQS
CB0 to CB3
4
R
S
DQ0
to DQ3
D8
CB4 to CB7
4
R
S
DQ0
to DQ3
D17
D0 to D17: 512M bits DDR2 SDRAM
U0: 2k bits EEPROM
R
S
: 22Ω
PLL: CUA877
Register: SSTUA32866
/CS*2
BA0 to BA1
A0 to A13
/RAS
/CAS
CKE0
/WE
ODT0
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
E
G
I
S
T
E
R
/RCS0 -> /CS: SDRAMs D0 to D17
RBA0 to RBA1 -> BA0 to BA1: SDRAMs D0 to D17
RA0 to RA13 -> A0 to A13: SDRAMs D0 to D17
/RRAS -> /RAS: SDRAMs D0 to D17
/RCAS -> /CAS: SDRAMs D0 to D17
RCKE0 -> CKE: SDRAMs D0 to D17
/RWE -> /WE: SDRAMs D0 to D17
RODT0 -> ODT0: SDRAMs D0 to D17
CK0
/CK0
/RESET
P
L
L
OE
PCK0 to PCK6, PCK8, PCK9 -> CK: SDRAMs D0 to D17
/PCK0 to /PCK6, /PCK8, /PCK9 -> /CK: SDRAMs D0 to D17
PCK7
-> CK:
register
/PCK7
-> /CK:
register
/RST
/RESET*3
PCK7*3
/PCK7*3
VSS
VDD
Par_In
100kΩ
Signals for Address and Command Parity Function
C0
C1
Register A
PPO
/QERR
Notes:
1. DQ wring may be changed within a nibble.
2.
/CS connects to D/CS of register and /CSR of register2.
/CSR of register1 and D/CS of register2 connects to VDD.
3.
/RESET, PCK7 and /PCK7 connect to both registers.
Other signals to one of two registers.
VDD
VDD
C0
C1
Register B
PPO
/QERR
PAR_IN
PAR_IN
/Err_Out
Preliminary Data Sheet E0865E11 (Ver. 1.1)
8
ELPIDA [ ELPIDA MEMORY ]
