数据表
128M比特DDR SDRAM
EDD1216AATA （ 8M字
×
16比特）
描述
该EDD1216AATA是128M位双数据速率
（ DDR ） SDRAM组织为2097154字
×
16位
×
4银行。读取和写入操作在执行
在CK的交叉点和/ CK 。这个高
高速数据传输是通过2位来实现prefetch-
流水线结构。数据选通（ DQS ）既为
读取和写入可用于高速和可靠
数据总线设计。通过设置扩展模式寄存器，
芯片上的延迟锁定环（DLL），可以设置
启用或禁用。它封装在66引脚塑料
TSOP （II）中。
销刀豆网络gurations
/ xxx表示低电平有效的信号。
66引脚塑料TSOP （ II ）
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
NC
VDDQ
LDQS
NC
VDD
NC
LDM
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10(AP)
A0
A1
A2
A3
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
特点
•
电源： VDD ， VDDQ = 2.5V
±
0.2V
•
数据传输速率： 333Mbps / 266Mbps （最大）
•
双倍数据速率的架构;两种数据传输每
时钟周期
•
双向的，数据选通（DQS ）被发送
/接收的数据，在捕获数据中使用
接收器
•
数据的输入，输出和DM与同步
的DQ
•
4个内部银行的并发操作
•
DQS是边沿与读取数据对齐的;中心
与写入的数据一致
•
差分时钟输入（ CK和/ CK ）
•
DLL对齐DQ和DQS转换与CK
TRANSITIONS
•
命令中输入的每个正CK边缘;数据
和数据掩码参考DQS的两个边缘
•
数据掩码（DM）写入数据
•
自动预充电选项为每个突发访问
•
SSTL_2兼容的I / O
•
可编程的脉冲串长度（BL） ： 2，4， 8
•
可编程/ CAS延迟（CL） ： 2,2.5
•
可编程输出驱动强度：正常/弱
•
刷新周期： 4096刷新周期/ 64ms的
值为15.6μs最大平均周期刷新间隔
•
刷新2变化
自动刷新
自刷新
•
TSOP （ II ）封装，无铅焊料（锡铋）
符合RoHS
一号文件E0444E40 （版本4.0 ）
发布日期2005年10月（K ）日本
日本印刷
网址： http://www.elpida.com
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
NC
VSSQ
UDQS
NC
VREF
VSS
UDM
/ CK
CK
CKE
NC
NC
A11
A9
A8
A7
A6
A5
A4
VSS
（ TOP VIEW ）
A0到A11
BA0 ， BA1
DQ0到DQ15
UDQS / LDQS
/ CS
/ RAS
/ CAS
/ WE
UDM / LDM
CK
/ CK
CKE
VREF
VDD
VSS
VDDQ
VSSQ
NC
地址输入
银行选择地址
数据输入/输出
输入和输出数据选通
芯片选择
行地址选通命令
列地址选通命令
写使能
输入掩码
时钟输入
差分时钟输入
时钟使能
输入参考电压
电源内部电路
地上的内部电路
电源电路DQ
地面DQ电路
无连接
Elpida
内存方面，公司2003-2005年
ELPIDA [ ELPIDA MEMORY ]
