EDS2504ACTA / 08ACTA / 16ACTA ， EDS2504APTA / 08APTA / 16APTA
引脚功能
CLK （输入引脚）
CLK是主时钟输入到该引脚。另一输入信号被称为在CLK的上升沿。
/ CS （输入引脚）
当/ CS为低电平时，命令输入周期有效。当/ CS为高电平时，所有的输入将被忽略。不过，
内部操作（存储体激活，突发操作等）被保持。
/ RAS ， / CAS ，和/ WE （输入引脚）
虽然这些引脚名称相同的那些传统的DRAM的，它们的功能以不同的方式。这些
操作的命令（读，写等），这取决于它们的电压电平的组合标签定义。有关详细信息，
参考命令操作部。
A0 toA12 （输入引脚）
行地址（ AX0到AX12 ）由A0在银行主动命令周期CLK上升沿确定为A12 。
列地址由A0确定为A8 ， A9或A11 （参见地址引脚表），在读或写命令周期
CLK的上升沿。这列地址变成突发存取的起始地址。
[联系地址引脚表]
地址（ A0至A12 ）
产品型号
EDS2504AC/AP
EDS2508AC/AP
EDS2516AC/AP
行地址
AX0到AX12
AX0到AX12
AX0到AX12
列地址
AY0到AY9 ， AY11
AY0到AY9
AY0到AY8
A10定义了预充电模式。当A10 =高在预充电命令周期，所有银行都预充电。
但是，当A10 =低的预充电命令周期，只有被选中BA0和BA1 （ BS） ，该银行是
预充电。有关详细信息，请参见命令操作部分。
BA0和BA1 （输入引脚）
BA0和BA1是银行选择信号（ BS ） 。 （见银行选择信号表）
[银行选择信号表]
BA0
BANK 0
银行1
2银行
3银行
L
H
L
H
BA1
L
L
H
H
注： H： VIH 。 L： VIL 。
×:
VIH或VIL
CKE （输入引脚）
该引脚确定下一CLK是否是有效的。如果CKE为高电平时，下一个CLK的上升沿是有效的。如果CKE是
低，下一个CLK的上升沿是无效的。该引脚用于掉电模式下，时钟挂起模式和自
刷新模式。
数据表E0110E30 （版本3.0 ）
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ELPIDA [ ELPIDA MEMORY ]
