HM5225165B/HM5225805B/HM5225405B-75/A6/B6
引脚功能
CLK （输入引脚） ：
CLK是主时钟输入到该引脚。另一输入信号被称为在CLK的
上升沿。
CS
（输入引脚） ：
当
CS
为低时，命令输入周期变为有效。当
CS
是高，所有的输入都是
忽略不计。然而，内部操作（存储体激活，突发操作等）被保持。
RAS ， CAS ，
和
WE
（输入引脚） ：
虽然这些引脚名称相同的那些常规的DRAM ，
它们的功能以不同的方式。操作的命令（读，写等）依赖于这些引脚定义
组合的其电压电平。有关详细信息，请参阅命令操作部分。
A0至A12 （输入引脚） ：
行地址（ AX0到AX12 ）由A0在银行主动决心A12级
指令周期CLK上升沿。列地址（ AY0到AY8 ; HM5225165B ， AY0到AY9 ;
HM5225805B ， AY0到AY9 ， AY11 ; HM5225405B ）由A0至A8，A9或A11 （A8确定;
HM5225165B ， A9 ; HM5225805B ， A9 ， A11 ; HM5225405B ）级在读或写命令周期CLK
上升沿。这列地址变成突发存取的起始地址。 A10定义了预充电模式。
当A10 =高在预充电命令周期，所有银行都预充电。低但是当A10 =在
预充电命令周期，只有被选中BA0 / BA1 （ BS） ，该行预充电。有关详情请参阅
该命令的操作部分。
BA0 / BA1 （输入引脚） ：
BA0 / BA1是银行选择信号（ BS ） 。该HM5225165B的存储器阵列，
HM5225805B的HM5225405B分为银行0 ， 1行， 2行和银行3 HM5225165B包含
8192-row
×
512-column
×
16位。 HM5225805B包含8192行
×
1024-column
×
8位。 HM5225405B
包含8192行
×
2048-column
×
4位。如果BA0是低和BA1是低，银行选择0 。如果BA0为低
和BA1是高，银行1被选中。如果BA0是高和BA1是低，银行2中选择。如果是BA0和高
BA1是高，银行3被选中。
CKE （输入引脚） ：
该引脚确定下一CLK是否是有效的。如果CKE为高电平时，下一个CLK
上升沿有效。如果CKE是低电平，下一个CLK的上升沿是无效的。该引脚用于掉电
模式，时钟停止模式和自刷新模式。
DQM ， DQMU / DQML （输入引脚） ：
DQM ， DQMU / DQML控制输入/输出缓冲器。
读操作：如果DQM ， DQMU / DQML为高电平时，输出缓冲器变成高阻抗。如果DQM ，
DQMU / DQML为低电平时，输出缓冲区变低-Z 。 （ DQM ， DQMU / DQML过程中的等待时间
阅读是2个时钟）。
写操作：如果DQM ， DQMU / DQML为高电平时，先前的数据被保持（即新数据不被写入） 。如果
DQM ， DQMU / DQML为低时，数据被写入。 （ DQM ， DQMU / DQML的写作过程中的等待时间为0
时钟）。
DQ0到DQ15 （ DQ引脚） ：
数据被输入到与输出从这些引脚（ DQ0至DQ15 ; HM5225165B ， DQ0
到DQ7 ; HM5225805B ， DQ0到DQ3 ; HM5225405B ） 。
V
CC
和V
CC
Q（电源引脚） ：
加上3.3V 。 （V
CC
为内部电路和V
CC
Q是对于
输出缓冲器）。
数据表E0082H10
9
ELPIDA [ ELPIDA MEMORY ]
