HM5264165F/HM5264805F/HM5264405F-75/A60/B60
引脚功能
CLK （输入引脚） ：
CLK是主时钟输入到该引脚。另一输入信号被称为在CLK的
上升沿。
CS
（输入引脚） ：
当
CS
为低时，命令输入周期变为有效。当
CS
是高，所有的输入都是
忽略不计。然而，内部操作（存储体激活，突发操作等）被保持。
RAS ， CAS ，
和
WE
（输入引脚） ：
虽然这些引脚名称相同的那些常规的DRAM ，
它们的功能以不同的方式。操作的命令（读，写等）依赖于这些引脚定义
组合的其电压电平。有关详细信息，请参阅命令操作部分。
A0到A11 （输入引脚） ：
行地址（ AX0到AX11 ）由A0在银行主动决心A11级
指令周期CLK上升沿。列地址（ AY0到AY7 ; HM5264165F ， AY0到AY8 ;
HM5264805F ， AY0到AY9 ; HM5264165F ，A8 ; HM5264405F ）由A0至A7，A8或A9 （A7确定;
HM5264805F ， A9 ; HM5264405F ）水平的读或写命令周期CLK的上升沿。这
列地址变成突发存取的起始地址。 A10定义了预充电模式。当A10 =高点
预充电命令周期，所有银行都预充电。但是，当在预充电命令A10 =低
周期，只有被选中A12 / A13 （ BS） ，该行预充电。有关详细信息，请参见命令
操作部分。
A12 / A13 （输入引脚） ：
A12 / A13是银行选择信号（ BS ） 。该HM5264165F的存储器阵列，
HM5264805F的HM5264405F分为银行0 ， 1行， 2行和银行3 HM5264165F包含
4096-row
×
256-column
×
16位。 HM5264805F包含4096行
×
512-column
×
8位。 HM5264405F
包含4096行
×
1024-column
×
4位。如果A12为低和A13是低，银行选择0 。如果A12为高
而A13是低，银行1被选中。如果A12为低和A13为高，银行2中选择。如果A12为高，并
A13是高，银行3被选中。
CKE （输入引脚） ：
该引脚确定下一CLK是否是有效的。如果CKE为高电平时，下一个CLK
上升沿有效。如果CKE是低电平，下一个CLK的上升沿是无效的。该引脚用于掉电
模式，时钟停止模式和自刷新模式。
DQM ， DQMU / DQML （输入引脚） ：
DQM ， DQMU / DQML控制输入/输出缓冲器。
读操作：如果DQM ， DQMU / DQML为高电平时，输出缓冲器变成高阻抗。如果DQM ，
DQMU / DQML为低电平时，输出缓冲区变低-Z 。 （ DQM ， DQMU / DQML过程中的等待时间
阅读是2个时钟）。
写操作：如果DQM ， DQMU / DQML为高电平时，先前的数据被保持（即新数据不被写入） 。如果
DQM ， DQMU / DQML为低时，数据被写入。 （ DQM ， DQMU / DQML的写作过程中的等待时间为0
时钟）。
EO
DQ0到DQ15 （ DQ引脚） ：
数据被输入到与输出从这些引脚（ DQ0至DQ15 ; HM5264165F ， DQ0
到DQ7 ; HM5264805F ， DQ0到DQ3 ; HM5264405F ） 。
V
CC
和V
CC
Q（电源引脚） ：
加上3.3V 。 （V
CC
为内部电路和V
CC
Q是对于
输出缓冲器）。
L
Pr
数据表E0135H10
od
uc
t
9
ELPIDA [ ELPIDA MEMORY ]
