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  • 基于CPLD的数字滤波抗干扰电路设计 2017-10-22 10:28:00
  • 引言

    红外密集度光电立靶测试系统是一种用于测量低伸弹道武器射击密集度的新型的测试系统,它既可用于金属弹丸的测试,又可测试非金属弹丸,具有反映灵敏、精度高而稳定、操作简单、容易维护等优点,已被许多靶场投入使用。

    光电靶的基本原理是:当光幕内的光通量发生足够大的变化时,光电传感器会响应这种变化而产生电信号。这就是说,一些非弹丸物体在穿过光幕时也会使光幕内的光通量发生变化以使光电传感器产生电信号。从原理上讲。这种现象并非异常,而从测试来讲,则属于干扰。在具体靶场测试中,当干扰严重时,可能会导致测试无法进行,从而给测试工作带来困难。因此,如何排除干扰,保证系统的正常运行,是一个必须解决的问题。

    红外密集度光电立靶测试系统在使用中会受到各种干扰,其中影响最大的有三种:一是“蚊虫”干扰,即指蚊虫等低速物体飞过红外光幕时引起的误触发现象;二是“冲击波”干扰,指在亚音速弹丸测试中,由于音速高于弹速使得声波先于弹丸到达光幕而引起的误触发现象:三是一些伴随弹丸穿过光幕的细小物体和外界光线的变化所引起光幕内光通量的变化而产生的干扰信号,但这种信号幅值一般都较小。

    1 理论分析

    光电靶在工作时,光电传感器会响应光幕内光通量的变化,并将其转变为微弱的电信号,经放大后进入电压比较器。当其幅值高于预定基准时,则电压比较器翻转,以产生触发脉冲。

    由于随弹丸穿过光幕的细小物体和外界光线变化产生的信号幅值比较小,因此,通过对电压比较器设置合适的比较门限便可滤除这种信号。在靶厂实际测试中,这种干扰信号幅值一般小于0.8 V,这样,只要在电路中将电压比较器的门限电平设为0.8 V便可消除这种干扰。

    根据光电靶的工作原理,穿过光幕的飞行物体速度不同,遮挡光幕的时间就不同,电路中比较器所产生的方波脉冲的宽度也就不同。与弹丸相比,蚊虫的飞行速度要低得多,当蚊虫穿过光幕时,产生的方波脉冲的宽度要比弹丸产生的宽;而在亚音速弹测试中,弹丸速度低于声速,这样,由声波引起的脉冲宽度将小于弹丸产生的方波脉冲宽度。因此,从原理上说,在比较器后利用滤波电路来滤除干扰信号是有可能的。

    2 利用CPLD实现滤波及抗干扰

    本文所给出的电路的主要功能是抗冲击波和蚊虫干扰,并把有效弹丸信号变成脉冲宽度为50μs的信号,然后输出到下级电路进行处理。设计中采用的芯片是MAX7000系列的EPM7128SLC84-15芯片。下面就如何实现滤波和抗干扰作以详细介绍。

    2.1 电路原理

    物体穿过光幕时所产生的方波脉冲宽度可用下式计算:

    式中,ι为飞行物的长度,d为光幕面的厚度,υ为飞行物的速度。若冲击波以声速计算(υ为340 m/s),d=3 mm,则冲击波穿过光幕所产生的方波信号脉冲宽度约为8.8μs;若υ为330 m/s,则t1约等于9.1μs。若蚊虫等飞行物飞行速度υ为20 m/s。物体长度ι大约为10 mm,则蚊虫飞过光幕产生的方波信号脉冲宽度t2约为650μs。一般情况下,红外密集度立靶测试系统所测试的弹丸弹速范围为200~1200 m/s,主要是5.8 mm、7.62mm、9 mm三种弹,冲击波的影响主要产生于对9x19 mm的手枪弹的测量,该弹丸弹速约为320m/s。根据弹速和弹长可知,弹丸穿过光幕产生的方波信号脉冲宽度t3为37.5μs。

    根据靶场实际测试情况,弹丸穿过光幕时产生的方波信号脉冲宽度基本都小于150μs且大于10μs,故可认为,脉冲宽度大于150μs和小于l0μs的信号为无效信号,应进行剔除,这样就可将蚊虫干扰信号和冲击波信号滤除,从而达到抗干扰的目的。

    2.2 抗冲击波电路

    图1所示是该系统中的冲击波滤除电路。图2是其仿真波形。图中,当PULSE_IN端出现一个正跳变时,上跳沿使得触发器Dl的输出端产生一个高电平信号,以启动计数器开始计数。计数器计满后便在输出端产生一个正跳变,该上升沿又使触发器D3的输出端产生一个高电平信号。将这两个信号相与便可得到输出信号PULSE_OUT1。而PULSE_IN的下降沿到来时,系统又会将计数器和三个触发器同时清零,以等待下一个信号到来。由仿真波形图可知,当PULSE_IN的脉宽小于设定计时宽度时,便可认为是干扰信号并使PULSE_OUT1为低;而当PULSE_IN的脉宽大于设定计时宽度且仍为高时,则认为信号有效。PULSE_OUT1为高时,它在PULSE_IN的下降沿变为低电平,以等待下一信号到来。

    2.3 抗蚊虫干扰电路

    图3和图4分别是该系统的抗蚊虫干扰电路及其仿真波形。图中,当PULSE_OUT1有一个正跳变时,计数器开始计数,计数器计满则在cout端产生一个正跳变,并经反相后加在触发器D4的输入端,当PULSE_OUT1的下降沿到来时,触发器D4的输出端仍输出低电平信号,输出信号PULSE_OUT2为低,此时若PULSE_OUT1的脉冲宽度大于等于计数器计时宽度,PULSE_OUT2端输出低电平;若计数器未满,则cout端将不会有上升沿,触发器D4的输入端为高,并使PULSE_OUT1的下降沿触发器D4的输出端为高,同时,输出信号PULSE_OUT2为高。而当PULSE_OUT1的脉冲宽度小于计数器计时宽度时,PULSE_OUT2端输出高电平,同时在PULSE_OUT1上升沿到来时,触发器D6的输出端输出高电平并经反相器后将触发器D4和D6同时清零,以等待下一信号的到来。

    2.4 脉宽设定电路

    为了保证弹丸穿过光幕所产生的脉冲信号能够适合后续处理电路的需要,本设计将弹丸穿过光幕产生的脉冲信号全部变为脉宽为50μs的脉冲信号再输出给后续电路。图5和图6分别是其脉宽设定电路及其仿真波形图。图中,当PULSE_OUT2有一个正跳变时,触发器D7的输出端输出高电平并启动计数器。当计数器计满时,计数器cout出现上升沿,触发器D8的输出端输出高电平,此高电平信号将计数器清零,同时经反相器反相后接到触发器D7和D8清零端,以将触发器D7和D8清零。

    在这种情况下,对于整个系统电路来说,当PULSE_IN上跳沿到来并经过抗冲击波电路后,若信号脉宽小于10μs,则输出PULSE_OUT为低电平;作用就是若信号脉宽大于10μs,则启动抗蚊虫干扰电路;若信号脉宽大于150μs,输出PULSE OUT则为低电平;而若脉宽小于150μs,则经过脉宽设定电路变成宽度为50μs的信号输出,从而使PULSE_OUT输出宽度为50μs的脉冲信号。

    通过上述分析可知,应用CPLD可编程逻辑器件所设计的抗干扰电路具有信号可灵活调节、脉宽修改方便、对输入信号的脉宽适应能力强、可调节范围大、输出的脉冲宽度和幅值稳定准确等特点。

    3 结束语

    在测试弹丸射击密集度时,可利用CPLD器件设计抗干扰电路来消除冲击波和蚊虫干扰信号。本文给出的电路设计简单可靠,能有效地消除干扰脉冲,从而保证数据的准确性和可靠性。经重庆某靶场实际应用证明,本电路具有良好的效果。

  • 用单片机和CPLD实现步进电机的控制 2017-10-22 10:28:00
  • 步进电机是一种将脉冲信号转换成角位移的伺服执行器件。其特点是结构简单、运行可靠、控制方便。

    尤其是步距值不受电压、温度的变化的影响、误差不会长期积累,这给实际的应用带来了很大的方便。它广泛用于消费类产品(打印机、照相机)、工业控制(数控机床、工业机器人)、医疗器械等机电产品中。

    通常的步进电机控制方法是采用CPU(PC机、单片机等)配合专用的步进电机驱动控制器来实现,这存在成本较高、各个环节搭配不便(不同类的电机必须要相应的驱动控制器与之配对)等问题。

    CPLD器件具有速度快、功耗低、保密性好、程序设计灵活、抗干扰能力强、与外围电路接口方便等特点,越来越多的应用于各种工控、测量、仪器仪表等方面。同时单片机非常适合应用于需要复杂的控制算法的场合。因此本设计采用的方法是:用单片机采集现场信号后计算出步进电机运转所需的控制信息后,再传给CPLD,CPLD把接收到的信息转换成步进电机实际的控制信号(运转方向、运转速度)输出给电机的驱动电路。这样的好处是单片机与CPLD各行其是。单片机可以专注于处理输入信号与输出信息之间的转换等复杂的算法.不必占用过多的CPU资源去直接控制电机,也减小了由此引入干扰的可能性;CPLD只需把单片机传送过来的信息转换成电机的控制信号。这样就发挥了单片机和CPLD两者的优点。

    1 步进电机原理简介

    通常电机的转子为永磁体,当电流流过定子绕组时,定子绕组产生一矢量磁场。该磁场会带动转子旋转一角度,使得转子的一对磁场方向与定子的磁场方向一致。当定子的矢量磁场旋转一个角度。转子也随着该磁场转一个角度。每输入一个电脉冲,电动机转动一个角度前进一步。它输出的角位移与输入的脉冲数成正比、转速与脉冲频率成正比。改变绕组通电的顺序,电机就会反转。所以可用控制脉冲数量、频率及电动机各相绕组的通电顺序来控制步进电机的转动。

    我们使用的单极四相步进电机为例。其结构如图1:

    四个绕组引出四相(相A1相A2相B1相B2)和两个公共线(接到电源的正机)。把绕组的某一相接到电源的地线。这样该绕组就会受到激励。我们采用四相八拍的控制方式,即1相与2相交替导通,这样可提高分辨率。每一步可转0.9°控制电机正转的励磁顺序如下表:

    若要求电机反转,将励磁信号倒过来传送即可。

    2 步进电机控制方案

    控制系统的框图如下:

    本方案采用AT89S51作为主控制器件。它与AT89C51兼容,同时还增加了SPI接口和看门狗模块,这不但使程序调试变得方便而且也使程序运行更加稳定。在方案中该单片机主要实现现场信号的采集并计算出步进电机运转的方向和速度信息。然后传送给CPLD。

    CPLD采用EPM7128SLC84-15,EPM7128是可编程的大规模逻辑器件,为ALTERA公司的MAX7000系列产品。具有高阻抗、电可擦等特点,可用单元为2500个,工作电压为+5V。CPLD接收到单片机发送过来的信息后,转换成对应的控制信号输出给步进电机驱动器。驱动器则把控制信号处理后输入电机绕组,实现了电机的有效控制。

    2.1 电机驱动器硬件结构

    电机的驱动器采用如下电路:


    其中R1-R8的电阻值为320Ω。R9-R12的电阻值为2.2KΩ。Q1-Q4为达林顿管D401A,Q5-Q8为S8550。J1、J2与步进电机的六条引线相连

    2.2 CPLD硬件电路的设计

    使用CPLD器件使电路的设计变得十分简洁。我们只需要把CPLD的I/O脚引出来, 接上相应的外围器件就可以了。CPLD与专用数字芯片(如74SC164等)的一个重要区别是其I/O 口的功能可任意在软件上设定,这样在硬件设计中便可只用考虑电源线与地线的分布。以减小高频电流噪声对数据传输的影响。

    在设计CPLD电路时,电源、时钟以及I/O与目标芯片都可通过接插件进行连接。最后在管脚锁定的时候把CPLD的I/O分别与单片机和电机电路部分相连就可以了,这样使电路的安装调试变得更加简便。

    2.3 控制的实现

    由于篇幅的限制。在此只讨论单片机与CPLD逻辑接口部分以及CPLD中控制信号的产生部分。

    首先说明单片机和CPLD逻辑接口的问题。AT89S51与EPM7128SLC84的I/O电压都为5V。所以它们的I/O可以直接连接。无需增加额外的电路。如果使用的是I/O电压为3.3V的可编程逻辑器件,则需要考虑逻辑接口这个问题。

    同时通过时序分析. 我们可以知道该系统中EPM7128SLC84的输入信号建立时间Ts=8ns。也就是说输入CPLD的信号必须持续8ns以上才能够被CPLD识别。单片机如采用12MHZ的晶振,则信号的改变时间为微秒级,完全满足这个条件。

    当单片机根据实际情况计算出控制信息(电机的速度和方向)后就要"联络"CPLD以便及时的把信息传给它。单片机和CPLD交换数据可以选用并行传送或者串行传送的方式。考虑到单片机和CPLD的引脚都比较丰富。而且并行传送的接口相对简单,因此选用并行的方式交换数据。规定传送数据的协议如下图所示:

    由图可知,单片机每次用P0口发送3个字节的数据(N1、N2分别为速度和方向控制字,N3为和校验字节),当CPLD检测到EN从高到低的跳变表示传进数据开始。每个字节的有效数据出现在CLK的上升沿。ACK为CPLD的应答信号。当CPLD接收完数据后进行和校验.如果不对则把ACK拉高。单片机若检测到ACK为高电平则重新开始送数的过程。CPLD接收到正确的数据后就把它转换成步进电机的物理运动。直到接收到新的控制信息。我们用VHDL语言编程,并选择EPM7128SLC84-15作为目标器件进行时序仿真和硬件测试。程序的框图如下:

    EN:系统使能信号。
    CPLD_CLK:系统时钟信号。
    N1:速度控制信号。
    N2:方向控制信号。

    统时钟CPLD_CLK在速度控制信号N1的控制下得到脉冲分配器(状态机)的输入时钟,此时钟的频率决定控制逻辑输出的频率从而(在允许的范围内)控制电机的转速。EN为高电平时系统使能开始正常运转。N1为01H代表电机正转,00H代表电机反转。

    程序的脉冲分配器部分采用状态机的方法编写。状态机是纯硬件数字系统中的顺序控制电路,在状态机的运行方式上类似于控制灵活方便的CPU,而在运行速度和工作可靠性方面都优于CPU。

    状态机部分的VHDL代码如下:

    PROCESS(C_ST,EN,N1,BCLK)
    BEGIN
    IF RISING_EDGE(BCLK) THEN C_ST<=N_ST;
    IF EN='1' THEN
    CASE C_ST IS
    WHEN ST0=> IF N1="00000000" THEN
    N_ST<=ST1; ELSE N_ST<=ST7;END IF;
    CON_OUT<="1000";
    WHEN ST1=> IF N1="00000000" THEN
    N_ST<=ST2; ELSE N_ST<=ST0;END IF;
    CON_OUT<="1100";
    WHEN ST2=> IF N1="00000000" THEN
    N_ST<=ST3;ELSE N_ST<=ST1;END IF;
    CON_OUT<="0100";
    WHEN ST3=> IF N1="00000000" THEN
    N_ST<=ST4;ELSE N_ST<=ST2;END IF;
    CON_OUT<;"0110";
    WHEN ST4=> IF N1="00000000" THEN
    N_ST<=ST5;ELSE N_ST<=ST3;END IF;
    CON_OUT<="0010";
    WHEN ST5=> IF N1="00000000" THEN
    N_ST<=ST6; ELSE N_ST<=ST4;END IF;
    CON_OUT<="0011";
    WHEN ST6=> IF N1="00000000" THEN
    N_ST<=ST7;ELSE N_ST<=ST5;END IF;
    CON_OUT<="0001";
    WHEN ST7=> IF N1="00000000" THEN
    N_ST<=ST0; ELSE N_ST<=ST6;END IF;
    CON_OUT<="1001";
    WHEN OTHERS=> N_ST<=ST0;
    CON_OUT<="0000";
    END CASE;
    END IF;
    END IF;
    END PROGESS;

    2.4 结论

    实践表明.这样的控制方法切实可行。在整个工作过程中,单片机运行稳定.电机能够根据情况完成正常的正转反转,加速减速。

    3 结语

    单片机是一种非常传统的智能控制器件,无论是智能家电还是消费类产品都有它的身影。CPLD器件在各种场合的应用也越来越广泛。两者有各自的优缺点。单片机控制功能很强,能完成复杂的数学运算.但是稳定性稍差。CPLD运行速度快。程序不会跑飞。适合产生各种复杂组合逻辑和时序逻辑。可以灵活的定义各个引脚的与外围电路连接的电气特性等。使用单片机和CPLD联合控制步进电机只是不同类型的器件协同完成同一任务在实际应用中的一个例子。实践证明这种方法是可取的。




    来源:ks99
  • 基于边界扫描的电路板快速测试系统设计 2017-10-22 10:27:59
  • 摘要:本文设计了一套基于边界扫描的电路板快速测试系统,该系统利用计算机并行端口,通过适配器发送、接收测试向量,然后对采集数据进行分析,显示测试结果。本文主要介绍了该系统的硬件结构、软件思想和诊断策略。经实验,该系统能够为维修人员提供有力的支持。

    1 引 言

    随着电子技术的不断发展,电子设备中越来越多的使用大规模可编程数字逻辑器件,如 FPGA 等。这种器件的使用提高了电子设备的性能,增加了可靠性,但是与此同时复杂的逻 辑关系、细密的引脚也给设备的维修带来了巨大的压力。维修人员无法通过探针来测量芯片 引脚上的波形,而使用“针床”等专用测试平台又需要付出很高的成本。边界扫描技术的诞 生为这一问题提供了一个新的解决途径。边界扫描协议是联合测试工作组(JTAG:Joint test action group)提出了,并于1990 年形成了IEEE 1149.1 工业标准。该标准通过设置在器件 输入输出引脚与内核电路之间的边界扫描单元对器件及外围电路进行测试,从而提高了电路 板的可测性。边界扫描就像一根“虚拟探针”,能够在不影响电路板正常工作的同时,采集 芯片引脚的状态信息,通过分析这些信息达到故障诊断功能。本文针对当前复杂数字电路板 快速测试难的现状,设计了一套基于边界扫描的电路板测试系统,利用该系统可以对含有边 界扫描接口的复杂数字电路板进行快速诊断,帮助维修人员进行维修。

    2 基于边界扫描的电路板测试系统设计

    2.1 设计需求

    (1)对于包含边界扫描接口的电路均可测试,用户需根据实际情况自定义被测电路板JTAG 扫描链结构。

    (2)既能在线对电路板上边界扫描链路及接口信号进行采集,又能在离线状态实现对电路 板上模块的测试功能。

    (3)能够实现数据的显示、录制、分析,预置系统触发、停止条件的功能。

    (4)对采集到的信号进行快速分析,产生测试报告供维修人员使用。

    2.2 基本结构及工作原理

    该系统包括一台计算机和一个边界扫描适配器,两者使用计算机并口相连,其整体结构 框图如图1 所示。


    使用该边界扫描测试系统进行测试时应首先进行电路板上扫描链的测试,确保扫描链正 常。然后根据实际情况选择进行在线功能测试或者离线功能测试。在线功能测试即电路板不 脱离设备,通过采集电路板内边界扫描单元及电路板接口的数据判断电路板工作状态和故障 分布情况。此步骤适合于对电路板进行快速诊断、快速维修时使用。离线功能测试即电路板 脱离设备,在连接好电源后,由测试系统对电路板进行信号加载,分模块对整个电路进行测 试。此步骤适合于对故障电路板维修时使用。如果怀疑系统自身出现故障,可以通过自测试 进行诊断。

    2.3 边界扫描适配器设计

    边界扫描适配器采用Altera 公司的EPM7128SLC84-15 芯片作为控制器,负责与计算机 相连,上传、下载测试数据和控制字,按时钟产生边界扫描控制时序及测试向量。芯片内部 按功能分应包含通信接口、指令寄存器、数据寄存器、TAP 控制器、信号采集模块、信号发 生模块和分频模块。结构框图如图2 所示。


    从计算机传来的指令信号和数据信号通过通信接口分别保存在边界扫描适配器内部的 寄存器中,然后适配器中的其它模块如TAP 控制器、信号采集模块和信号发生模块将依据 指令寄存器中的指令字进行相应的工作,包括发送JTAG 总线时序、移位、并行采集数据和 并行发送数据等。采集的数据通过通信接口上传给计算机以供分析时使用。分频器用来产生 各模块工作所需要的时钟信号。本文在MAX+Plus II 环境下,使用VHDL 语言对各模块进 行设计,顶层文件使用图形输入方式将各模块连接起来。

    2.4 计算机软件设计

    本系统的计算机软件采用Visual Basic 6.0 高级编程语言开发,其主要功能是通过计 算机并行端口实现计算机与边界扫描适配器之间的实时通信,将指令信号和测试数据发送给 边界扫描适配器,同时将测试响应数据上传至计算机,并完成对数据的处理、显示、存储等 操作。

    (1)系统的软件组成

    系统软件包含下列组件:系统主程序、物理接口程序、硬件设置程序、实时采集程序、 离线测试程序、自测试程序和数据库管理程序。软件组成框图如图3 所示。


    系统主程序:显示系统主界面,并与系统中其它模块进行切换。

    物理接口模块:控制计算机端口,负责从计算机端口读取数据和将数据发送到端口上。

    系统硬件设置模块:设置系统的各种参数,包括扫描链路的结构、芯片型号,同时进 行总线故障测试和内部边界扫描链测试,以验证扫描链路是否畅通。

    在线测试模块:使用外测试命令,对电路板上边界扫描器件引脚以及电路板接口信号 进行采集、显示与分析。

    离线测试模块:依次向电路板接口或者板上边界扫描器件输入激励测试信号,观察其 响应信号是否与标准结果一致,判断板上连线、功能模块是否正常。

    自测试模块:输出系统自测试向量,观察系统自响应是否与标准一致,检查系统是否 工作正常。

    数据库管理模块:保存系统数据、测试向量、标准测试结果等数据,用以查询比较等 操作。

    (2)物理接口模块

    由于在 VB 中不能直接使用命令对计算机端口进行操作,本文中选择动态链接库 inpout32.dll 帮助系统软件实现对底层硬件的控制。在开发计算机端Windows 应用程序时只 需在开发前将其驱动程序相关文件拷贝到计算机,并且在开发过程中注册其动态链接库相应 的API 函数,即可实现并行端口的应用。本文物理接口模块中引用了动态连接库中的两个函 数:Inp32 和Out32 用于并行端口的输入和输出,相关程序代码如下所示。

    写入操作:Out add, reg

    读出操作:reg = Inp(add) 其中,add 为写入/读出的地址,reg 为写入/读出的数据。

    (3)在线测试模块 在线测试模块主要实现对扫描链信号的循环采集,同时将采集到的结果显示在屏幕上。 采集数据的同时对扫描链上信号的变化频率进行统计,实时显示统计结果。可预置中断暂停 条件,使用虚拟工具箱单独显示关键信号状态,储存采集数据,进行信号分析,生成报告表 供维修人员使用。

    (4)离线测试模块 离线测试模块主要实现电路板单独测试功能。用户可选择进行自动测试或是手动测试。 自动测试时,系统将已生成的测试向量依次送入被测电路板,然后采集电路板响应向量,将 其与标准响应进行比较。手动测试时,用户可根据需要利用系统提供的工具手动编写测试向 量,系统将一步步执行用户的指令。

    3 故障分析策略

    在边界扫描测试系统进行循环采集时,一般采集频率较低。例如使用10MHz 的时钟对边 界扫描链上的数据进行移位输出,如果扫描链上有500 个单元,则采集数据频率最高只能达 到20KHz。而电路板上信号的脉宽有的很短,如何对采集到的数据进行故障分析成为系统设 计中的难点。本系统主要采取下列两个方法进行分析。

    如果扫描链的采集间隔远大于信号脉宽,系统可能很长时间无法采集到信号的变化,因 此信号统计法需要运行相当的时间才能保证分析的准确性。


    方法二:数据分析法

    记录采集到的数据,计算每路信号之间的差异,着重观察相同的信号,如全0、全1 或 者其它。出现全0、全1 的引脚易发生呆滞故障,而出现信号的变化且采集信号完全相同的 引脚易发生断路故障。

    上述两种方法仅适合于对周期信号的分析。如果电路板某模块的输入输出引脚上信号为 单脉冲信号,且脉宽较短,则在线测试很难采集到它们的脉冲。对于这类模块电路的测试一 般采用离线测试的方法人为输入测试向量分析模块输出是否正常。

    4 结论

    通过实验,该系统能够成功实现对含边界扫描器件(如FPGA 等)电路板的在线测试、 离线测试等功能,而且系统的体积小,测试时与电路板的连接线少,虽然由于测试点有限, 不能提供100%的故障覆盖率,但该系统仍能够为维修人员对含边界扫描器件电路板的快速 维修提供有效支持。

    本文作者创新点是:将边界扫描技术应用在电路板快速测试系统中,设计了一套具有自 主知识产权的边界扫描测试系统,并对系统的故障分析策略进行了讨论研究,提出对周期信 号采用信号统计法和数据分析法的故障分析策略。



  • 基于CPLD的声发射信号传输系统设计 2017-10-22 10:27:59
  • 0 引言

    声发射技术是光纤传感技术和声发射技术相结合的产物,是目前声发射技术的发展趋势。它将高灵敏度声发射传感器安装于受力构件表面以形成一定数目的传感器阵列,实时接收和采集来自于材料缺陷的声发射信号,进而通过对这些声发射信号的识别、判断和分析来对材料损伤缺陷进行检测研究并对构件强度、损伤、寿命等进行分析和研究。

    在实际的构件检测中,现场声源信号通常是在100~800 kHz之间的微弱高频信号,而且材料损伤检测、声发射源定位往往需要多个传感器形成传感器阵列,而声发射信号的数据传输系统必须达到640 Mbps以上的数据传输能力;并应具有应付突发或长时间数据接收和存储能力。本文就是利用CPLD来实现对声发射信号的采集,从而有效解决了数据的实时传输和存储问题。

    1 系统方案设计

    本方案采用FIFO存储器构成外部大容量数据缓冲区,而使用PCI总线的DMA传输方式与微机进行高速数据传输。现场声发射信号经过AD转换和驱动电路驱动后进入PCI板卡,然后将部分数据锁存,同时将并行信号转换为串并行信号,通过CPLD控制逻辑电路存入FIFO。当FIFO存储器中的数据到达一定状态时,CPLD控制逻辑会产生中断信号给PCI9054总线控制器,之后由后者启动DMA传输将数据传人计算机内存中。DMA传输完成后,PCI9054产生通道中断,并由计算机将数据从内存取出存入硬盘。该数据存储传输模块的总体框图如图1所示。

    2 FIFO数据存储电路设计

    FIFO是一个先人先出的双口缓冲器,为保证整个系统正常工作,FIFO存储器允许系统进行DMA操作,以提高数据的传输速度。否则,数据传输将达不到传输要求,而且会大大增加CPU的负担,甚至无法同时完成数据的存储。

    本设计在数据传输系统中采用了六片IDT72281芯片来缓存数据,并将其分成两组,其中由三片FIFO进行字宽扩展,图2所示是其缓存传输示意图。按照这种设计,其字宽可达27位,可以传输24位数据和两个OTR位。

    3 CPLD逻辑控制

    本系统中由于要对高速信号进行处理,因此,对控制信号的时序要求比较严格。在控制芯片的选择上要尽量选用时延小、速度快的芯片。本设计采用美国Altera公司的MAX7000S系列可编程逻辑器件EPM7128SLC84-15,并采用MAX+PlusⅡ来完成系统的输入、编译、验证及编程,进而完成向量测试及仿真.最后的数据可通过下载线传输到芯片中来完成芯片的配置。

    3.1 CPLD逻辑控制电路

    CPLD为采样控制器的核心,数据传输所要求的严格时序控制关系就由CPLD负责处理。它在本系统中主要负责产生与PCI9054的握手信号、数据存储器的片选信号和读写控制信号。CPLD的外围信号接口如图3所示。

    CPLD可根据FIFO存储器的时序控制要求产生控制信号,并在第一个时钟周期中将数据分别存入FIFO和数据锁存器74LS373中,而在第二个时钟周期将锁存器中的数据再存入FIFO,从而完成并行数据向串行数据的转换。同时根据存储器的相关信号向PCI9054控制器发出中断请求,并在PCI9054读取数据时产生相应的控制逻辑。

    3.2 CPLD控制逻辑

    当并行数据进入板卡后,CPLD首先将一部分数据存入锁存器,而将另一部分数据直接存入FIFO。但此时必须将写时钟信号WCLK进行二分频,以便在一个AD转换周期内完成两次FIFO写操作。当FIFO数据到达半满时,CPLD便向PCI9054发出中断申请,并由PCI9054将该申请传入计算机。若系统响应该中请,则在中断响应程序内发出读命令,以读取字节数和地址信号等。

    PCI9054通过LHOLD申请LOCAL总线控制权,而CPLD则通过LHOLDA响应,以使PCI9054能得到局部总线的控制权。PCI9054首先将PCI地址窄间映射到本地地址空间,接着启动本地总线的散聚DMA周期。CPLD收到读信号(LW/R)、地址选通信号(ADS)和地址(LA16、LA17)后便开始传送数据。当LA16位为0,LA17位为1时,系统将使能后三片FIFO的读使能端(REN2),以使后三片FIFO数据线上的Q0~Q31有效而同时也使PCI9054的准备好信号(READY)有效,开始数据传送。在最后一个数据传送之前,BLAST信号有效,之后,CPLD将在一个时钟周期后使FIFO的读使能(REN1或REN2)无效,从而完成一次数据传送过程。

    3.3 控制程序设计

    PCI9054单周期读、写和DMA读的VHDL语言时序控制状态机设计如图4所示。图中,S0为空闲状态。当本地总线请求信号LHOLD被置1时转到S1,否则留在S0。S1为总线保持状态,此状态下应将本地总线响应信号LHOLDA置1。如ADS信号为0且LW/R为1则转到S3,如ADS信号为1且LW/R和BLAST为0则转到S4,这种状态表明此次读操作为单周期读。S2为DMA读状态,在此状态下应将READY信号和FIFO读使能信号REN1置0。如BLAST为1,则表明此次DMA读取还未完成,应继续留在S2,如BLAST为0,则表明此次DMA读取完成,可转到S4。S3为单周期写状态,此状态下也要置READY信号为0以表示写数据有效,并在BLAST为0时转到S4。S4为读写操作完成状态,当LHOLD被置0时,表明PCI9054不再请求本地总线,此时应转到S0,当BLAST为0且LHOLD为1时,表明PCI9054还要进行数据读写,故应转到S1继续操作。

    3.4 控制程序逻辑的仿真结果

    MAX+PLUSⅡ是开发Aletra公司的FPGA/CPLD系列产品的软件工具,本设计利用此工具提供的设计环境和设计工具来对CPLD控制程序进行开发和调试。其功能时序如图5所示。

    CPLD的设计是用VHDL编程实现的。本设计的操作代码都已经过仿真,并在实际调试中得到应用。

    4 系统驱动程序设计

    本设计使用DriverWorks的DriverWizard来创建WDM框架程序。可根据设计需求添加程序代码,从而完成PCI设备的DMA传输系统驱动程序,以执行DMA操作、访问I/O端口和存储器空间、处理器中断和访问PCI。根据系统需要,驱动程序的关键是三个方面:硬件访问、中断处理和DMA传输。

    KdmaAdapter类可用于建立一个DMA适配器,以标明一个DMA通道的特性和提供串行化访问服务;KDmaTransfer类则用于控制DMA的传输和启动DMA传输,以传输DMA数据缓冲区物理地址和字节数,DMA传输结束后,数据将由公用缓冲区拷贝到应用数据缓冲区;KCommon DmaBuffer用于实现公用缓冲区的操作。对于DMA操作,本系统还提供了一个特殊的内存,即公用缓冲区。应当说明的是,公用缓冲区是稀有的系统资源,应该避免浪费使用。

    5 结束语

    本文给出了数据缓存、传输模块控制电路的设计,并采用VHDL语言和CPLD很好的完成逻辑控制任务和系统驱动程序的编写与调试。实验结果表明,该数据存储传输模块的硬件、软件工作十分可靠、稳定,可实现640 Mbps(80 MByte/s)以上实时数据的存储与传输,完全能满足声发射信号采集的要求。



  • 用于天文观测的CCD相机系统的研究 2017-10-22 10:27:57
  • 用于天文观测的CCD相机系统的研究

    摘要:详细介绍紫金山天文台红外实验室开发的CCD相机系统的软硬件设计。根据柯达CCD芯片KAF-0401LE的时序要求,用复杂可编程逻辑器件(CPLD)实现了CCD的时序;采用相关双采样技术降低探测信号噪声;用89C51作下位机控制,通过RS232与上位计算机通信;系统控制软件采用Visual C++编写。

    关键词:CCD CPLD 相关双采样 控制系统 串口通信

    引言

    CCD通常分为3个等级;商业级、工程级和科学级。3个级别的要求一级比一级高。衡量CCD的性能主要从以下几个方面:量子效率和响应度、噪声等效功率和探测度,即动态范围和电荷转移效率等。科学级CCD以其高光子转换效率、宽频谱响应、良好线性度和宽动态范围广泛用于天文观测,已成为望远镜测必不可少的后端设备。国内各天文台望远镜终端都是从外围引起的成套设备,使用和维护很不方便,并且价格昂贵,因此国内迫切需要发展自己的CCD技术。紫金山天文台红外实验室对这一课题进行了深入研究,广泛调研,认真选取, 从芯片开始一直到系统的软硬件设计,搭建了自己的CDD相机系统。

    1 系统设计

    CCD芯片决定相机系统的性能,为此我们广泛调研,最后选定柯达公司的KAF-0401LE芯片。它动态范围大(70dB),电荷转移效率高(0.999 99),波长响应范围宽(0.4μm~1.0μm),低暗电流(在25℃条件下,7pA/cm2),量子效率为35%,并且具有抗饱和性,能够满足科学观测的要求,既可用于光谱分析,又可用于成像观测。

    系统设计的重点是解决CCD芯片的驱动和系统噪声的问题。我们的设计如下:采用柯达公司的KAF-0401LE芯片作为探测器,Ateml公司的带闪存Flash的89C51作下位机控制器,复杂可编程逻辑作(CPLD)作时序发生和地址译码,采用相关双采样技术降低噪声,自带采样保持的12位A/D转换顺AD1674进行模数转换,扩展8片128Kbit(628128)的RAM作1为帧图像暂存空间,通过RS232与计算机串口通信,接受计算机的控制。整个系统由图1所示几个功能部件组成。

    1.1 时序信号发生电路

    KAF-0401LE芯片的时序要求:积分期间φV1、φV2保持低电平;行转移期间φH1保持高电平,φH2保持低电平。每行开始φV1的第2个脉冲下降沿后,要有1个行转移建立时间tφHs,读完行后需延迟1个像素时间te才开始下一行φV1脉冲;同样,φV1第2分脉冲下降沿后,开始下一行转移,如此直到读完1帧。

    复杂可编程逻辑器件(CPLD)以其高度集成、灵活、方便的特点,在电路设计中运用越来越广泛。Altera公司的复杂可编程逻辑器件EPM712SLC84-15具有2500个可用逻辑门,128个宏单元,8个逻辑块,最大时钟可达147.1MHz,带有68个可供用户使用的I/O引脚,PLCC封装,可通过JTAG接口实现在线编程。我们选用EMP7128SLC84-15,通过硬件描述语言(VHDL)在集成开发环境MAX PLUS II下完成逻辑设计;编译后,通过JTAG接口下载到电路板上的EPM7128SLC84-15中,实现了KAF-0401LE芯片的时序要求。

    MAX PLUS II虽然有很丰富的元件库,但并不是针对某一应用而开发的,具有通用性,调用它固有的元件库可能造成资源的浪费,没有必要。因此我们按照需求,编制了自己的元件库,然后在程序中作为元件调用。在本系统中,仅用1片EPM7128LC84-15就实现了CCD的时序要求、暂存RAM和接口扩展芯片8255的片选和地址译码,既简化耻电路的硬件设计,提高了系统可靠性,又降低了成本。交流时序条件要求。

    描 述符号最小值正常值最大值φH1、φH2时钟频率/MHzfH1015φV1、φV2时钟频率/kHzfV100125周期/nste67100φH1、φH2建立时间/μstφHS0.51φV1、φV2脉冲/μstφv45复位时钟脉宽/nstφR1020读出时间/mstreadout3450每行读出时间/μstline65.895.6

    1.2 双采取、模拟放大电路及A/D变换电路

    我们采用能够满足高频要求的放大器LF356N设计双采样和模拟放大电路。根据CCD的动态范围选用自带采样保持的12位A/D变换器AD1674作模数转换。

    双采样原理如图2所示。RSL是CCD复位电平,光信号相当于SGL与RSL的差值,理论上只要分别在RSL和SGL处各采样一次,然后相减便得到信号的值。然而,实际上RSL和SGL并不是理想的水平线,而是存在着低频起伏噪声。为了降低噪声的影响,通常的做法是,分别在RSL和SGL处多次采样求平均,这样对硬件和数据处理软件的要求都很高。我们这里采用了积分型相关双采样技术,如图3所示,CCD信号分别经过同相和反相放大器连到模拟开关输入端。模拟开关S1打开时,RSL通过电容积分;s2打开时,SGL信号经电容积分;s3打开输入端接地,信号保持不变;s4为复位开关。积分放大器的输入、输出关系如下:

    积分输出是相关双采样的输出波形图。采样保持后通过A/D进行模数转换,经8255口存在板上的RAM中。

    1.3 电压偏置电路

    CCD驱动信号的直流偏置电压各不相同,CPLD产生的TTL信号必须经过电压变换才能加到CCD的输入端。我们首先用LM317和LM337产生所需要的偏置电压,然后经过时钟驱动芯片DS0026转换得到时序和偏置都符合CCD要求的信号,

    LM317用于输出正相偏置电压,LM337用于输出负相偏置电压,通过调节可变电阻R2阻值可得到我们所需的偏置电压,计算公式如下:

    其中,Iadj<100μA,Vref=1.25V,图4(a)中R1取240Ω,(b)中R1取120Ω。

    2 软件编程

    软件是管理硬件的工具,硬件是实现软件功能的基础。本系统的软件工作任务较重,从可编程逻辑器件的硬件描述语言编程、电路板上单片机的汇编程语言编程,到计算机上控制系统的Visual C++编程。

    2.1 时序信号的VHDL语言编程

    我们用VHDL编制CCD时钟驱动信号、图像暂存RAM和接口扩展芯片8255的地址译码和片选信号,在集成开发环境MAXPLUS II中编译,通过JTAG口下载到EPM7128SLC84-15中。下面给出实现CCD系统时序部分VHDL语言设计和时序仿真结果。VHDL语言编程基本上分为2个部分:实体说明和结构体定义。实体说明部分定义端口,结构体中实现逻辑设计。程序如下:

    LIBRARY ieee; --包括的库

    USE ieee.std_logic_1164.all;

    USE ieee.std_LOGIC_ARITH.ALL;

    USE ieee.std_logic_unsigned.all;

    ENTITY kodak7128 IS --实体说明部分

    PORT --端口

    ( clk:IN std_logic; 时钟输入

    start:IN STD_LOGIC; --启动采集数据输入

    rc:OUT STD_LOGIC; --启动A/D变换输出

    s1,s2,s3,s4:OUT STD_LOGIC; --相关双采样模式时钟输出

    v1:OUT STD_LOGIC; --CCD行转移时钟输出

    v2:OUT STD_LOGIC;

    r :OUT STD_LOGIC;--CCD复位始终输出

    h1:OUT STD_LOGIC;--CCD像素转换时钟信号输出

    h2: OUT STD_LOGIC;

    a,b,c:IN STD_LOGIC; --扩展RAM译码输入

    a2,a3,a4,a5,a6,a7:IN STD_LOGIC; --口扩展芯片8255地址译码片选输入

    a8,a9,a10,a11,a12,a13,a14,a15 : IN STD_LOGIC;

    ram5,ram6,ram7:OUT STD_LOGIC; --扩展RAM及8255片选译码输出

    ram8,ram9,ram10,ram11,ram12,cs8255:out std_logic);

    ARCHITECTURE mboard OF kodak7128try IS-结构体实现部分

    --PROCESS定义逻辑

    END mboard;

    时序仿真结果。

    2.2 下位机的汇编语言编程

    89C51作为电路板上的灵魂,负责接收计算机传来的命令,管理CCD数据的采集、接收、传送。与计算机的通信通过串行口中断实现,数据的采集通过外中断实现。

    事先需要定义好计算机与单 牒同的通信协议,在初始化程序中设置通信波特率、堆栈初始化以及寄存器初值,然后进入循环,等待中断的发生,调用中断子程序,实现预定功能。

    当计算机有命令到来时,进入串行中断子程序,在中断中根据预先定好的协议,判断计算机发来的不同命令,调用不同处理子程序。其中的命令有:采集、停止采集、取数、停止取数。

    2.3 CCD相机控制系统Visual C++编程

    Windows以其操作简单、友好的图形界面成为最流行的操作系统。Visual C++是目前公认最强大的Windows程序设计工具。我们用它开发了相机控制系统。

    首先定义人机接口的操作界面。在程序中主要分为数据的获取、存储与处理几个方面,在数据的获取方面我们专门定义一个串口通信类,开一个线程用于监听串口事件的发生,用于向下位单片机发送命令和接收数据。

    3 测试结果

    我们完成了从芯片到相机系统的软硬件研制,初步测试,效果良好,对于发展我们自己的CCD技术做出有意义的探索和研究。图6是相机CCD量子效率测试结果。



    来源:xiangxueqin
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