MP7226
V
DD
A0
1 4
解码器
A1
要DAC1锁存使能
要DAC2锁存使能
要DAC3锁存使能
要DAC4锁存使能
V
IN
产量
WR
AGND
V
SS
图3.输入控制逻辑
图2.简化的输出缓冲放大器
该放大器的输出可被短接到地。不过,
封装的功耗不应超过
最大极限。
WR
H
L
L
L
L
A1
X
L
L
L
H
H
A0
X
L
L
H
L
H
手术
无操作;
设备未选定
DAC 1透明
DAC锁存1
DAC 2透明
DAC 3透明
DAC 4透明
数字输入
所有的数字输入到该DAC维持TTL电平接口
面兼容性并且也可以直接驱动5V CMOS
逻辑输入。数字输入ESD保护的等级
2000伏。
数字接口逻辑
该MP7226能够直接与大多数微处理器
公共汽车没有附加的接口电路。
表1.真值表
t
AS
地址
t
AH
5V
0V
t
WR
5V
0V
t
DS
t
DH
V
INH
V
INL
5V
0V
网络连接gure 3 。
示出了输入控制逻辑电路框图和
表1中。
示出了控制逻辑真值表和操作
WR , A1 , A0 。的地址线A0, A1和确定哪个
DAC,将接受输入数据。 WR输入确定
所选择的DAC是否透明(输出跟随在 -
放) ,闭锁或无操作。 WR输入也将抑制
电源的DAC锁存器复位为0 ,如果它的初始状态= 0 5后
µs
的力量。
图4中。
示出了在写周期时序图。当WR
信号为低时,所选择的DAC的输入锁存器是透明的,
和DAC的输出对应于该值目前
数据总线。对一些数据总线,数据不总是有效的
整个周期是在WR信号为低电平,并会导致不希望的
在输出数据。确保写脉冲(WR)符合
到数据保持时间( t4的)规范将避免这个问题。
WR
数据
注意:当WR信号为低时, SE-的输入锁存器
lected的DAC是透明的,在这个时候任何无效数据将
导致错误的输出。
图4.写周期时序图
修订版2.00
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