Table of Contents
Part 1: Overview . . . . . . . . . . . . . . . . . . . . . . 7
1.1.
1.2.
1.3.
1.4.
1.5.
1.6.
56F8322/56F8122 Features . . . . . . . . . . . . . 7
Device Description . . . . . . . . . . . . . . . . . . . . 9
Award-Winning Development Environment 10
Architecture Block Diagram . . . . . . . . . . . . . 11
Product Documentation . . . . . . . . . . . . . . . 15
Data Sheet Conventions . . . . . . . . . . . . . . . 15
Part 8: General Purpose Input/Output
(GPIO) . . . . . . . . . . . . . . . . . . . . . . . . 98
8.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 98
8.2. Configuration . . . . . . . . . . . . . . . . . . . . . . . . 98
8.3. Memory Maps . . . . . . . . . . . . . . . . . . . . . . .100
Part 9: Joint Test Action Group (JTAG) . . 100
9.1. JTAG Information . . . . . . . . . . . . . . . . . . . 100
Part 2: Signal/Connection Descriptions . . 16
2.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.2. Signal Pins . . . . . . . . . . . . . . . . . . . . . . . . . 19
Part 10: Specifications . . . . . . . . . . . . . . . . 101
10.1. General Characteristics . . . . . . . . . . . . . .101
10.2. DC Electrical Characteristics . . . . . . . . . .105
10.3. AC Electrical Characteristics . . . . . . . . . .109
10.4. Flash Memory Characteristics . . . . . . . . . 110
10.5. External Clock Operation Timing . . . . . . .111
10.6. Phase Locked Loop Timing . . . . . . . . . . . 111
10.7. Oscillator Parameters . . . . . . . . . . . . . . . 112
10.8. Reset, Stop, Wait, Mode Select,
and Interrupt Timing . . . . . . . . . . 113
10.9. Serial Peripheral Interface (SPI) Timing . .115
10.10. Quad Timer Timing . . . . . . . . . . . . . . . . .118
10.11. Quadrature Decoder Timing . . . . . . . . . .118
10.12. Serial Communication Interface
(SCI) Timing . . . . . . . . . . . . . . . . .119
10.13. Controller Area Network (CAN) Timing .120
10.14. JTAG Timing . . . . . . . . . . . . . . . . . . . . . .120
10.15. Analog-to-Digital Converter
(ADC) Parameters . . . . . . . . . . . .121
10.16. Equivalent Circuit for ADC Inputs . . . . . .124
10.17. Power Consumption . . . . . . . . . . . . . . . 124
Part 3: On-Chip Clock Synthesis (OCCS) . 28
3.1.
3.2.
3.3.
3.4.
3.5.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
External Clock Operation . . . . . . . . . . . . . .
Use of On-Chip Relaxation Oscillator . . . . .
Internal Clock Operation . . . . . . . . . . . . . . .
Registers . . . . . . . . . . . . . . . . . . . . . . . . . . .
28
28
30
30
31
Part 4: Memory Map . . . . . . . . . . . . . . . . . . 32
4.1.
4.2.
4.3.
4.4.
4.5.
4.6.
4.7.
4.8.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
Program Map . . . . . . . . . . . . . . . . . . . . . . . .
Interrupt Vector Table . . . . . . . . . . . . . . . . .
Data Map . . . . . . . . . . . . . . . . . . . . . . . . . . .
Flash Memory Map . . . . . . . . . . . . . . . . . . .
EOnCE Memory Map . . . . . . . . . . . . . . . . .
Peripheral Memory Mapped Registers . . . .
Factory-Programmed Memory . . . . . . . . . .
32
32
33
36
36
38
38
54
Part 5: Interrupt Controller (ITCN) . . . . . . . 54
5.1.
5.2.
5.3.
5.4.
5.5.
5.6.
5.7.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
Features. . . . . . . . . . . . . . . . . . . . . . . . . . . .
Functional Description . . . . . . . . . . . . . . . .
Block Diagram . . . . . . . . . . . . . . . . . . . . . . .
Operating Modes . . . . . . . . . . . . . . . . . . . .
Register Descriptions . . . . . . . . . . . . . . . . .
Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
54
54
56
56
57
79
Part 11: Packaging . . . . . . . . . . . . . . . . . . 126
11.1. 56F8322 Package and
Pin-Out Information . . . . . . . . . . .126
11.2. 56F8122 Package and Pin-Out
Information . . . . . . . . . . . . . . . . . 128
Part 6: System Integration Module (SIM) . . 79
6.1.
6.2.
6.3.
6.4.
6.5.
6.6.
6.7.
6.8.
6.9.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
Features . . . . . . . . . . . . . . . . . . . . . . . . . . .
Operating Modes . . . . . . . . . . . . . . . . . . . . .
Operating Mode Register. . . . . . . . . . . . . . .
Register Descriptions. . . . . . . . . . . . . . . . . .
Clock Generation Overview . . . . . . . . . . . . .
Power-Down Modes. . . . . . . . . . . . . . . . . . .
Stop and Wait Mode Disable Function . . . .
Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
79
80
80
81
81
93
93
94
94
Part 12: Design Considerations . . . . . . . . 131
12.1. Thermal Design Considerations . . . . . . . 131
12.2. Electrical Design Considerations . . . . . . .132
12.3. Power Distribution and I/O Ring
Implementation . . . . . . . . . . . . . .133
Part 13: Ordering Information . . . . . . . . . 134
Part 7: Security Features . . . . . . . . . . . . . . 95
7.1. Operation with Security Enabled . . . . . . . . . 95
7.2. Flash Access Blocking Mechanisms . . . . . . 95
56F8322 Techncial Data, Rev. 16
6
Freescale Semiconductor
Preliminary
FREESCALE [ FREESCALE SEMICONDUCTOR, INC ]
