引脚说明
数
1, 95
符号
V
EE3
PCLK_IN
NC
水平
动力
TYPE
输入
描述
负电源。
最负电源连接，输入
阶段。
并行数据时钟。
74.25和74.25 / 1.001MHz
无连接。
这些引脚没有内部使用。这些引脚应
是浮动的。
2
3, 4, 5, 6, 7, 8,
9, 11, 12, 14,
19, 20, 32, 33,
34, 35, 36, 37,
38, 39, 40, 41,
42, 43,46, 50,
51, 52, 56, 60,
61, 62, 65, 66,
67, 68, 69, 70,
71, 72, 73, 80,
81, 83, 93, 97,
98, 99, 100,
101, 102, 108,
109, 116, 117,
120, 121
10
TTL
输入
GS1522
BUF_V
EE
动力
TEST
负电源/测试引脚。
最负电源的连接。
对于缓冲振荡器/分频器仅用于测试目的。离开
浮置为正常操作。
TEST引脚。
试块的输出。悬空的正常运行。
状态信号输出。
表明当GS1522是锁相
到输入PCLK_IN时钟信号。逻辑高电平表示PLL
在锁定。逻辑低电平表示PLL失锁。
控制信号输入。
用于如果绕过加扰函数
数据已经被加扰由GS1501 ，或者如果非SMPTE编码
数据流，例如图8b / 10b的要被发送。当旁通
低时，加扰器的SMPTE和NRZ （Ⅰ）编码器被启用。
当BYPASS为高电平时， SMPTE加扰器和NRZ （ I）编码器
被绕过。
控制信号输入。
用于复位SMPTE扰。逻辑
HIGH ;重置SMPTE加扰器和NRZ （ I）编码器。逻辑
LOW ：正常SMPTE加扰器和NRZ （ I）编码器操作。
负电源。
最负电源的连接。为
电缆驱动器输出和所有其他数字电路的输入除外
舞台和PLL的阶段。
正电源。
最积极的电源连接。对于电缆
驱动器输出和所有其他数字电路不包括输入级
和PLL的阶段。
控制信号输入。
用于启用或禁用所述第二串行
数据输出级。此信号必须连接到GND以启用此
阶段。不要连接到一个逻辑低电平。
控制信号输入。
外部电阻器来设置的数据输出
振幅SDO1和SDO1 。使用± 1 ％的电阻。
串行数据输出信号。
电流模式下，串行数据输出＃ 1 。
使用75Ω± 1 ％上拉电阻到V
CC2
.
13
15
XDIV20
PLL_LOCK
TTL
TTL
TEST
产量
16
绕行
TTL
输入
17
RESET
TTL
输入
18, 26, 27, 28,
29, 30, 59
V
EE2
动力
输入
21, 22, 23, 24,
25, 45, 57
V
CC2
动力
输入
31
SDO1_EN
动力
输入
44
R
SET1
SDO1 ， SDO1
类似物
输入
47, 49
产量
48, 54
53, 55
SDO_NC
SDO0 ， SDO0
类似物
产量
无连接。
没有内部使用。该引脚必须悬空。
串行数据输出信号。
电流模式下，串行数据输出＃ 0 。利用
75Ω± 1 ％，上拉电阻到V
CC2
.
控制信号输入。
外部电阻器来设置的数据输出
振幅SDO0和SDO0 。使用± 1 ％的电阻。
58
R
SET0
类似物
输入
5 20
GENNUM公司
522 - 26 - 03
GENNUM [ GENNUM CORPORATION ]
