GS9092数据表
表1-1 ：引脚说明（续）
针
数
47
名字
DVB_ASI
定时
不
同步
TYPE
输入
描述
控制信号输入
信号电平LVCMOS / LVTTL兼容。
当设定高由应用层，该装置将被配置
供的DVB-ASI data.The设置的发送
SMPTE_BYPASS销将被忽略。
当应用层置为低电平时，器件将不支持
对DVB -ASI数据编码。
49
SMPTE_BYPASS
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
当与DVB_ASI = LOW一起设置为高，设备将
构造的SMPTE模式下操作。所有的I / O处理功能可能
在这种模式下被启用。
当设置低，设备将不支持加扰，编码或
包插入SMPTE接收数据。没有I / O处理功能
将可用，设备将进入一个低延时模式。
50
空白
同步
与PCLK
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
功能只有当芯片处于SMPTE模式。
当由应用程序层中，亮度和色度输入置为低电平
数据被设置为适当的消隐电平（TRS话会
不变在任何时候）
当由应用层设为高电平时，输入的数据将传递到
设备不变。
51
DETECT_TRS
不
同步
输入
控逆变信号输入
信号电平LVCMOS / LVTTL兼容。
用于选择外部H，V和F定时模式或TRS萃取
定时模式。
当应用层置为低电平时，器件将提取所有
从所提供的H，V和F的定时信号的内部定时。
当应用层设置为高，设备将提取所有
从嵌入在所提供的视频中的TRS信号内部定时
流。的H，V和F的信号将成为输出端，可以是
引脚：通过STAT [ 0 2 ]访问。
8位和10位的TRS码字将被设备识别。
52
FIFO_EN
不
同步
输入
控逆变信号输入
信号电平LVCMOS / LVTTL兼容。
用于使能/禁止内部的FIFO。
当FIFO_EN为高电平，则内部的FIFO将被启用。数据会
发送到器件上的WR_CLK输入引脚，如果上升沿
FIFO为视频模式或DVB-ASI模式。
当FIFO_EN为低电平时，内部FIFO被旁路和并联
数据移入设备上的PCLK输入的上升沿。
53
54
VCO_VDD
LB_CONT
类似物
类似物
输入
动力
输入
电源连接的压控振荡器。连接
+ 1.8V DC 。
控制信号输入
控制电压，以微调所述PLL的环路带宽。
28202 - 2
2005年9月
10 58
GENNUM [ GENNUM CORPORATION ]
