GS8161Z18(T/D)/GS8161Z32(D)/GS8161Z36(T/D)
100引脚TQFP
商用温度
工业级温度
特点
•用户可配置的管道和流通过模式
• NBT （无总线转左右）功能，允许零等待
读 - 写 - 读总线利用率
•完全引脚兼容，既流水线和流过
NtRAM ™ ， NOBL ™和ZBT SRAM的™
• IEEE 1149.1 JTAG兼容的边界扫描
• 2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
• LBO引脚的直线或交错突发模式
•用2M ， 4M ， 8M和设备的引脚兼容
•字节写操作（ 9位字节）
• 3芯片使能轻松深度扩展信号
• ZZ引脚自动断电
• JEDEC标准的100引脚TQFP和165焊球FP -BGA
套餐
18MB流水线和流量通过
同步NBT SRAM
250兆赫， 133兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
因为它是一种同步装置，地址，数据输入，并
读/写控制输入端上捕获的上升沿
输入时钟。突发顺序控制（ LBO）必须连接到电源
铁路正常运行。异步输入包括
休眠模式使能， ZZ和输出使能。输出使能
用于改写输出的同步控制
司机把RAM的输出驱动器关闭，在任何时候。
写周期是内部自定时的由上升开始
在时钟输入的边缘。这个特性消除了复杂的场外
通过异步SRAM芯片所需的写入脉冲的产生
并简化了输入信号的定时。
该GS8161Z18 （T / D） / GS8161Z32 （ D） / GS8161Z36 （T / D ）可
可以由用户配置的管道或流操作
通过模式。操作为流水线同步装置，
除了上升沿触发的寄存器，捕获
输入信号，该器件集成了一个上升沿触发
输出寄存器。对于读周期，流水线SRAM的输出数据是
在由边缘暂时存储触发输出寄存器
存取周期，然后被释放到输出驱动器在
时钟的下一个上升沿。
该GS8161Z18 （T / D） / GS8161Z32 （ D） / GS8161Z36 （T / D ）为
与GSI的高性能CMOS技术实现
而在JEDEC标准的100引脚TQFP提供
165焊球FP- BGA封装。
功能说明
该GS8161Z18 （T / D） / GS8161Z32 （ D） / GS8161Z36 （T / D）是
18Mbit的同步静态SRAM 。 GSI的NBT SRAM的，像
ZBT ， NtRAM ， NOBL或其他流水线读/双晚写
或流经读/单后写的SRAM ，允许
通过消除利用所有可用的总线带宽
需要插入取消选择周期时，该设备是由切换
读取写入周期。
参数简介
管道
3-1-1-1
3.3 V
2.5 V
溢流
通过
2-1-1-1
3.3 V
2.5 V
t
KQ
TCYCLE
CURR
(x18)
CURR
(x32/x36)
CURR
(x18)
CURR
(x32/x36)
t
KQ
TCYCLE
CURR
(x18)
CURR
(x32/x36)
CURR
(x18)
CURR
(x32/x36)
-250 -225 -200 -166 -150 -133单位
2.5 2.7 3.0 3.4 3.8 4.0纳秒
4.0 4.4 5.0 6.0 6.7 7.5纳秒
280
330
275
320
5.5
5.5
175
200
175
200
255
300
250
295
6.0
6.0
165
190
165
190
230
270
230
265
6.5
6.5
160
180
160
180
200
230
195
225
7.0
7.0
150
170
150
170
185
215
180
210
7.5
7.5
145
165
145
165
165
190
165
185
8.5
8.5
135
150
135
150
mA
mA
mA
mA
ns
ns
mA
mA
mA
mA
冯： 2.15 11/2004
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© 1998年， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
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