初步
GS8320Z18/36T-250/225/200/166/150/133
突发周期
虽然NBT的RAM被设计来维持100％的总线带宽，通过消除周转周期时，有从过渡
读到写，多背到背读或写操作，也可以进行。 NBT的SRAM提供一个片猝发地址
发生器可使用的，如果需要的话，为了进一步简化脉冲串的读或写的实现。在ADV控制引脚，当
驱动为高，命令SRAM中推进内部地址计数器，并使用计数器产生的地址读或写
SRAM中。的起始地址中的一个脉冲串周期系列中的第一循环被加载到SRAM中，通过驱动ADV销低，成
负载模式。
突发订单
猝发地址计数器绕回至其初始状态后，四个地址（已加载的地址和三个以上）已经
访问。色同步信号序列是由线性脉冲串顺序销（ LBO）的状态决定。当该引脚为低电平时，线性爆
顺序被选择。当RAM与LBO引脚接高电平安装，交错突发序列被选择。请参阅表
下面的详细资料。
模式引脚功能
模式名称
突发订单控制
输出寄存器控制
掉电控制
引脚名称
LBO
FT
ZZ
状态
L
H
L
H或NC
L或NC
H
功能
线性突发
交错突发
流经
管道
活跃
待机情况下，我
DD
= I
SB
注意：
有一个上拉器件FT引脚和对ZZ引脚的上拉下来的设备，因此这些输入引脚可以悬空，芯片将在运行
缺省状态为在上述表中指定。
突发计数器序列
线性突发序列
A[1:0] A[1:0] A[1:0] A[1:0]
第一个地址
第二个地址
3地址
第四地址
00
01
10
11
01
10
11
00
10
11
00
01
11
00
01
10
交错突发序列
A[1:0] A[1:0] A[1:0] A[1:0]
第一个地址
第二个地址
3地址
第四地址
00
01
10
11
01
00
11
10
10
11
00
01
11
10
01
00
注意：
突发柜台换到初始五号时钟状态。
注意：
突发柜台换到初始五号时钟状态。
BPR 1999年5月18日
冯： 1.03 10/2004
11/24
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