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CD22354A 参数 Datasheet PDF下载

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型号: CD22354A
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内容描述: CMOS单芯片,全功能的PCM编解码器 [CMOS Single-Chip, Full-Feature PCM CODEC]
分类和应用: 解码器编解码器PC
文件页数/大小: 10 页 / 58 K
品牌: HARRIS [ HARRIS CORPORATION ]
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CD22354A , CD22357A
功能说明
电源排序
不要开机前对输出施加输入信号或负载
高达V
CC
供应量。必须小心,以确保使D
X
那张常见的背板(与对方D
X
从其他引脚
芯片) 。 ð
X
之前加电针不能开车>50毫安。这
会导致部件闭锁。
上电
当电源连接的第一个应用,在上电复位电路ini-
tializes的编解码器,并在掉电模式下的地方吧。
当编解码器将返回到从上电激活状态
暂停模式时,接收输出静音简要地y以尽量减少
开启“点击” 。
上电设备,有两种方法可用。
1.在MCLK的逻辑零
R
/ PDN将启动设备,
FS提供
X
或FS
R
脉冲出现。
2.可选地,一个时钟(MCLK
R
)必须被施加到MCLK
R
/
PDN和FS
X
或FS
R
脉冲必须存在。
掉电
两种省电模式可供选择。
1.逻辑1时MCLK
R
/ PDN ,大约为0.5ms后,将
断电装置。
2.此外,同时按住FS
X
和FS
R
持续偏低,
该设备将关机后大约为0.5ms
最后FS
X
或FS
R
脉搏。
同步操作
(发送和接收部分使用相同的主
时钟)
相同的主时钟和位时钟应该被用于
接收和发射部分。 MCLK
X
(引脚9 )用于亲
韦迪的主时钟发送部分;接收
部分将使用相同的主时钟,如果MCLK
R
/ PDN
(引脚8)接地(同步运行) ,或在V +
(掉电模式) 。 MCLK
R
/ PDN可以仅在一个时钟
时钟在BCLK设置
R
/ CLKSEL (引脚7)如在asynchro-
理性的操作。
在BCLK
X
(引脚10) ,用于提供比特时钟给
传输部分。在同步操作中,这个比特时钟是
还用于接收部分如果MCLK
R
/ PDN (引脚8)
接地。 BCLK
R
/ CLKSEL (引脚7 )然后被用来选择
适当的内部频率划分为1.544MHz ,为1.536MHz
或2.048MHz的操作(见下表) 。为1.544MHz
操作时,设备会自动补偿
第193个时钟脉冲的每一帧。
每个FS
X
脉冲开始的编码周期和PCM
从过去的编码周期的数据被移位的出
ð启用
X
在BCLK的上升沿输出
X
。经过8比特
个时钟周期,则三态ð
X
输出被返回到高
阻抗状态。与FS
R
脉冲, PCM数据被锁存
通过D
R
输入的BCLK的下降沿
X
。 FS
X
和FS
R
必须是同步的MCLK
X
.
模式
异步
or
同步
同步
时钟选项
主时钟
频率选择
BCLK
R
/ CLKSEL
(引脚7 )
CD22354A ( μ ) CD22357A ( A)
主频
为1.536MHz或
1.544MHz
2.048MHz
为1.536MHz或
1.544MHz
2.048MHz
0
为1.536MHz或
1.544MHz
2.048MHz
同步1 (或开路)
异步操作
(发送和接收部分使用单独的主
时钟)
为CD22357A处; MCLK
X
和MCLK
R
必须是
为2.048MHz而对于CD22354A必须为1.536MHz或
1.544MHz 。这些时钟并不需要同步。不过,
为最佳的传输性能,则建议
MCLK
X
和MCLK
R
是同步的。
对于1.544MHz工作装置自动补偿
第193个时钟脉冲的每一帧。 FS
X
开始编码
操作,并且必须同步以MCLK
X
与BCLK
X
.
FS
R
开始解码操作,并且必须是同步的
与BCLK
R
。 BCLK
R
时钟必须在异步操作
化。 BCLK
X
与BCLK
R
可能是路64kHz之间 - 2.04MHz 。
短帧同步模式
当首次加电时,上电初始化电路
放置在一个短的帧同步模式的编解码器。在此模式下
两个帧同步脉冲必须是1比特时钟周期长,与
如图1中所示的时序关系。
与FS
X
将BCLK的下降沿期间高
X
时,下一个
BCLK的上升沿
X
能够为D
X
三态输出缓冲器,
这将输出符号位。以下上升7边缘
时钟输出余下的七位赖以下一个下降沿
边将禁用为D
X
输出。
与FS
R
将BCLK的下降沿期间高
R
( BCLK
X
in
同步模式) , BCLK的下一个下降沿
R
在锁存器
符号位。以下七个边锁在七
其余位。
长帧同步模式
在这种操作模式下,两个帧同步脉冲的绝
是三个或更多位元时钟周期长的定时关系
如图2中所示的船。
基于所述发射帧同步FS的
X
的编解码器将感
无论短的或长帧同步脉冲都在使用。
对于路64kHz操作的帧同步脉冲必须保持为低
最低值为160ns的。
对D
X
三态输出缓冲器被使能与FS的上升沿
X
或BCLK的上升缘
X
以后到者为准,并在
第一个比特同步输出为符号位。以下七个上升沿
在BCLK的
X
时钟输出余下的七位。对D
X
输出
由BCLK的下一个下降沿禁用
X
继8日
上升沿或FS
X
变低视何者为后。
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