82C37A
引脚说明
符号
V
CC
针
数
31
TYPE
描述
V
CC
：是+ 5V电源引脚。推荐引脚31和20之间的0.1μF电容
脱钩。
地
I
时钟输入：时钟输入被用于产生定时信号，该控制82C37A
操作。该输入可被驱动从DC到12.5MHz的为82C37A -12，从直流到8MHz的为
该82C37A ，或从DC到5MHz的为82C37A -5。时钟可以在任何状态下停止
待机操作。
片选信号：芯片选择为低电平输入用于使所述控制器到数据总线为
CPU通信。
RESET ：这是一个积极的高投入而清除命令，状态，请求，和临时
寄存器，第一个/最后触发器，模式寄存器计数器。屏蔽寄存器被设置为忽略
请求。复位后，控制器处于空闲周期。
就绪：该信号可以被用来从82C37A延伸读存储器和写脉冲
适应慢的存储器或I / O设备。在其特定网络版READY不能做出转变
建立和保持时间。参见图12，用于计时。 READY被忽略验证传输模式。
保持应答：活动保持较高的CPU确认表明，它有
放弃对系统总线的控制权。 HLDA是一个同步输入和不可转换
在其特定网络版设置时间。有一个隐含的保持时间从上升的TCH （ HLDA无效）
边缘CLK的，在这段时间HLDA不可转换。
DMA请求： DMA请求（ DREQ ）线是单独的异步通道请求
采用外围电路的输入，获得DMA服务。在固定的优先级， DREQ0具有最高
优先权和DREQ3具有最低优先级。请求被激活的的DREQ线产生的
通道。 DACK会承认承认DREQ信号。 DREQ的极性
可编程的。复位初始化这些线高电平有效。 DREQ必须保持，直到
相应的DACK变为有效。而时钟停止DREQ将不被认可。未使用
DREQ输入应拉高或拉低（无效）和相应的屏蔽位设置。
数据总线：数据总线线连接到系统数据的双向三态信号
总线。的输出的I / O读期间，在程序条件下使能对输出的内容
的寄存器到CPU。输出被禁止，并在一个I / O写周期读出输入
当CPU编程82C37A控制寄存器。在DMA周期，其中最显Fi的
斜面8位的地址被输出到数据总线上，以被选通到外部锁存器由ADSTB 。
在存储器到存储器操作，从存储器数据输入过程中在数据总线上的82C37A
读从存储器转移，然后写入到存储器的传输过程中，数据总线输出写
的数据到新的存储位置。
I / O读： I / O读是一种双向的低电平有效的三态线。在空闲周期中，它是一个输入端接
用于由CPU读取控制寄存器控制信号。在活动周期，它是一个输出控制
所使用的82C37A一个DMA写传输期间访问从外围数据信号。
I / O写： I / O写操作是一个双向低电平有效的三态线。在空闲周期中，它是一个输入端接
用于由CPU控制信号加载信息到82C37A 。在活动周期，它是一个输出
所使用的82C37A到DMA读传送期间将数据加载到外围控制信号。
GND
CLK
20
12
CS
11
I
RESET
13
I
准备
6
I
HLDA
7
I
DREQ0-
DREQ3
16-19
I
DB0-DB7
21-23
26-30
I / O
IOR
1
I / O
IOW
2
I / O
4-194
HARRIS [ HARRIS CORPORATION ]
