IC41C16100S
IC41LV16100S
功能说明
该IC41C16100S和IC41LV16100S是CMOS DRAM的
高速带宽进行了优化，低功率
应用程序。在读或写周期，每个位
通过16位地址唯一解决。这些
输入10位（ A0- A9）的时间。行地址是
由行地址选通（RAS）的锁存。列
地址由列地址选通（CAS）的锁存。
RAS
用于锁存所述第一10比特和
CAS
所使用的
后10位。
该IC41C16100S和IC41LV16100S有两个
CAS
控制，
LCAS
和
UCAS 。
该
LCAS
和
UCAS
输入
在内部生成一个
CAS
在iDEN的信号功能
蒂卡尔方式的单
CAS
输入上的其它1M ×16
DRAM的。在关键的区别是，每个
CAS
控制其
对应的I / O三态逻辑（结合
OE
和
WE
和
RAS ） 。 LCAS
控制I / O 0至I / O7与
UCAS
控制I / O 8通过I / O15 。
该IC41C16100S和IC41LV16100S
CAS
功能
由所述第一确定
CAS
（ LCAS或
UCAS ）
过渡
低，最后过渡回高电平。两
CAS
控制给IC41C16100S和IS41LV16100S两个
字节读和字节写周期的能力。
地址和外部地址输入将被忽略。
CAS先于RAS
是刷新-only模式，没有数据
访问或设备的选择是允许的。因此，输出
在循环过程中保持在高阻状态。
自刷新周期
在自刷新允许用户动态刷新，数据
保留模式在128毫秒延长更新周期。
即每行125微秒使用分布式CBR刷新的时候。
该功能还允许用户的一个充分的选择静态
低功耗数据保持方式。可选的自刷新
功能是通过执行一个CBR刷新周期开始和
控股
RAS
LOW指定吨
RAS
.
在自刷新模式时，通过驱动终止
RAS
高
在t的最小时间
RP
。这个延迟使得对于
任何内部刷新周期的完成，可能是在
进程的时间
RAS
低到高的转变。
如果该DRAM控制器采用分布式刷新序列
在退出自刷新不要求脉冲串刷新。
然而，如果该DRAM控制器利用
RAS-只
or
爆刷新序列，所有1024行必须刷新
平均内部刷新率内，之前的重来
消费的正常运行。
存储周期
存储器周期是由带启动
RAS
低，这是
通过返回两个终止
RAS
和
CAS
HIGH 。对
保证器件正常工作和数据完整性的任何
存储器周期，一旦启动，不能结束或
最低吨前中止
RAS
时间已经过期。新
周期不能启动，直到最小的预充电
时间T
RP
, t
CP
是否已经过去。
扩展数据输出页面模式
EDO页面模式操作允许所有1024列
一个选定的行中以高的可随机访问
数据速率。
在EDO页面模式读取周期，数据输出被保持到
NEXT
CAS
周期的下降沿，而不是上升沿边缘。
出于这个原因，在EDO页中的有效数据输出时间
用快速页面模式相比方式被延长。在
在快速页面方式中，有效数据输出时间变
较短的
CAS
周期时间变短。因此，
在EDO页模式，在读周期的时序裕量
比的快速页面模式，即使大
CAS
周期时间变短。
在EDO页模式中，由于扩展的数据的功能，该
CAS
周期时间可以比在快速页面模式短
如果定时余量是相同的。
江户时代页面模式允许同时读取和写入操作
在一个系统蒸发散
RAS
周期，但性能
等同于在此情况下，快速页模式。
读周期
读周期由下降沿启动
CAS
or
OE ，
为准过去，一边拿着
WE
HIGH 。该
列地址必须对指定的最小时间
经t
AR
。数据输出变为有效只有当T
RAC
, t
AA
, t
CAC
和T
OEA
都不满意。其结果是，在存取时间是
依赖于它们之间的定时关系
参数。
写周期
写周期是由下降沿启动
CAS
和
WE ，
为准过去。输入数据必须是有效的
在或下降沿之前
CAS
or
WE ，
任何
先发生。
POWER- ON
应用在V后
CC
供应的初始暂停
200 μs的需要之后至少8初始
化周期（含周期的任意组合
RAS
信号）。
上电过程中，则建议
RAS
与跟踪
V
CC
或在一个有效的V举行
IH
为了避免电流浪涌。
刷新周期
保留数据， 1024刷新周期需要在每
16毫秒的时间。有两种方法来刷新存储器。
1.计时每1024行地址（ A0
通过A9 ）与
RAS
至少每16毫秒。任何
读，写，读 - 修改 - 写或
RAS-只
循环再
freshes被寻址的行。
2.使用
CAS先于RAS
刷新周期。
CAS-直至─
RAS
刷新由下降沿激活
RAS ，
同时举行
CAS
低。在
CAS先于RAS
刷新
循环，一个内部的10位计数器提供的行
集成电路解决方案公司
DR010-0D 2004年11月26日
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ICSI [ INTEGRATED CIRCUIT SOLUTION INC ]
