初步信息
ICS541
PLL时钟分频器
描述
该ICS541是一种成本有效的方式，以产生一个
从时钟的高品质时钟输出分
输入。芯片接受一个时钟输入到
135兆赫为3.3伏，并且通过使用专有的相
锁相环（ PLL）的方法，产生一个分频
由1 ，2，4 ，或在输入时钟的8 。有两种
在芯片上的输出，一个是低偏移鸿沟
由两个中的另一个。所以，例如，如果一个80兆赫
输入时钟被使用时， ICS541可以产生低
歪斜80兆赫和40兆赫的时钟，或者40MHz的
和20 MHz的时钟，或20MHz和10MHz的
时钟。该芯片具有全芯片掉电模式
即停止输出低电平，和OE引脚三 -
规定的输出。
该ICS541是在ICS中的一员
ClockBlocks ™系列时钟积木。
看到ICS542和ICS543其他时钟
分频器和ICS300 ， 501 ， 502 ，和503对
时钟乘法器。
特点
• 8引脚SOIC封装
•低成本时钟分频器
•低歪斜（ 500PS ）输出。一个是其他÷ 2 。
•易于与其它发生器和缓冲器使用
•输入时钟频率高达135 MHz的3.3 V
•输入时钟频率高达156 MHz的5.0 V
•可怜的输入时钟的占空比，抖动容限。
45/55 •输出时钟占空比
•掉电关闭芯片
=输出使能
•全CMOS时钟摆动与25毫安驱动器
在TTL电平的能力
•先进的低功耗CMOS工艺
•操作的电压3.0至5.5 V
框图
VDD GND
2
S1, S0
PLL ，
分频器和
选择
电路
输入时钟
÷2
产量
卜FF器
CLK
产量
卜FF器
CLK/2
OE （两路输出）
1
修订版082500
印00年11月14日
集成电路系统公司• 525赛街•圣何塞• CA • 95126 • （ 408 ） 295-9800tel •www.icst.com
MDS 541 B
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
