ICS650-01B
系统外设时钟源
引脚分配
BSEL
X2
X1
VDD
GND
GND
BCLK1
BCLK2
ACLK
PCLK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
PSEL1
PSEL0
PCLK2
PCLK3
VDD
ASEL
GND
14.318M
PCLK1
OE
处理器时钟频率（MHz ）
PSEL1 PSEL0
PCLK1
PCLK2,3
PCLK4
0
0
25.00
50.00
18.75
0
M
TEST
TEST
TEST
0
1
TEST
TEST
TEST
M
0
40.00
80.00
20.00
M
M
33.3334
66.6667
25.00
M
1
20.00
40.00
25.00
1
0
20.00
33.3334
25.00
1
M
20.00
66.6667
25.00
1
1
低停止所有的时钟，除了BCLK2 。
o
L
B时钟（兆赫）
BSEL
0
M
1
BCLK1
3.688
50
80
BCLK2
4.917
25
40
音频时钟频率（MHz ）
ASEL
0
M
1
ACLK
49.152
24.576
12.288
20引脚（ 150 mil）的SSOP
引脚说明
针＃
1
2
3
4
5
6
7
0 =直接连接到地， 1 =直接连接
至VDD ， M =悬空（浮动）
8
9
10
11
12
13
14
15
16
17
18
19
20
名字
BSEL
X2
X1
VDD
GND
GND
BCLK1
BCLK2
ACLK
PCLK4
OE
PCLK1
14.318M
GND
ASEL
VDD
PCLK3
PCLK2
PSEL0
PSEL1
TYPE
I
XO
XI
P
P
P
O
O
O
O
I
O
O
P
I
P
O
O
I
I
描述
BCLK1和BCLK2选择引脚。确定每个表B的时钟频率之上。
水晶连接。连接到并行模式14.31818 MHz晶振。悬空的时钟。
水晶连接。连接到并行模式14.31818 MHz晶振或时钟。
连接到VDD 。必须是相同的值，其他VDD 。去耦用6脚。
连接到地面。
连接到地面。
BCLK1输出。按每桌上面BSEL引脚决定。
BCLK2输出。按每桌上面BSEL引脚决定。只有时钟活跃，如果PSEL1 ， 0 = 1 。
每桌上面AC97音频时钟输出。
PCLK输出数量4％以上表格。
输出使能。三态低所有输出的时候。
PCLK输出编号1元以上表格。
14.31818 MHz的缓冲参考时钟输出。
连接到地面。
ACLK选择引脚。确定每个表中的音频时钟频率。
连接到VDD 。必须是相同的值，其他VDD 。去耦用14脚。
PCLK输出数量3元以上表格。
PCLK输出数量2％以上表格。
处理器选择引脚＃ 0 。确定在1-4个PCLK每桌以上的频率。
处理器选择引脚＃ 1 。确定在1-4个PCLK每桌以上的频率。
键： I =输入; XO / XI =晶体连接; O =输出; P =电源连接
2
修订版041499
印00年11月15日
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MDS 650-01B一
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
