ICS673-01
PLL积木
描述
该ICS673-01是一种低成本，高性能的
锁相环（ PLL），设计用于时钟
合成和同步。包括在
芯片是相位检测器，电荷泵，电压
控制振荡器（ VCO）和两个输出
缓冲区。一个输出缓冲器为除以2的
另一个。通过使用外部基准
和VCO分频器（容易与实现
ICS674-01 ） ，用户可以轻松自定义
时钟锁定到各种各样的输入频率。
包括在ICS673-01是一个输出使能
函数，把两个输出到高
阻抗状态，以及一个省电功能
是关闭整个设备。
特点
•在16引脚窄体SOIC封装
•访问VCO输入和反馈PLL的路径
• VCO工作范围可达135兆赫（ 5V ）
•能够锁定MHz频率范围输出频率范围内，
通过使用外部分频器的输入
•输出使能三态输出
•低偏移输出时钟
•掉电关闭芯片
• VCO的1或4的预分频
•为TTL电平25 mA输出驱动能力
•先进的，低功耗，亚微米CMOS工艺
• + 3.3V ± 5％或+ 5V ± 10 ％工作电压
•工业级温度范围内使用
•随着ICS674-01 ，形成一个完整的PLL
框图
VDD GND
2
3
CHGP
VDD
VCOIN
REFIN
UP
Ic
FBIN
PHASE /
频率
下
探测器
Ic
VCO
÷4
1
MUX
0
÷2
产量
卜FF器
CLK1
PD
（整个芯片）
产量
卜FF器
CLK2
帽
SEL
OE （两路输出）
1
修订版022500
印00年11月15日
集成电路系统公司• 525赛街•圣何塞• CA • 95126 • （ 408 ） 295-9800tel •www.icst.com
MDS 673-01 ð
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
