集成
电路
系统公司
ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
迹线延迟可能由主板上的可用空间受到限制
成分和位置。而路由迹线，时钟
信号走线应首先路由，并应事先被锁定
路由等信号线。
•差分50Ω输出走线应具有相同的
长度。
•避免尖角上的时钟走线。尖尖角
转动引起的特征阻抗来改变上
的传输线。
•保持时钟走线在同一层上。每当POS-
sible ，避免放置过孔上的时钟走线。放置
上的迹线的通孔可影响跟踪特性
阻抗，从而降低信号的完整性。
•为了防止串扰，避免路由等信号线
与时钟迹线平行。如果并行运行痕迹
不可避免的，允许至少三个迹线的分离
差分时钟走线和其他的宽度
信号迹线。
•确保没有其他信号走线的之间的
时钟走线对。
•该系列终端电阻应放置在
靠近驱动器的引脚越好。
下面的组件封装在此布局中使用
例如：
所有的电阻器和电容器是尺寸0603 。
P
OWER和
G
四舍五入
放置去耦电容尽可能靠近电源
销。如果空间允许，上放置去耦电容
元件侧首选。这可减少不必要的IN-
去耦电容和电源引脚之间的感抗
导致经由。
最大限度地提高电源和接地焊盘尺寸和通孔的数量
电容器。这可以减小功率之间的电感
层和接地层，并在组件的电源和接地引脚。
由R7 ， C11 ， C16和的RC过滤器应放在
如靠近V
DDA
销越好。
C
LOCK
T
种族和
T
发芽
差的信号完整性会降低系统性能或
导致系统故障。在同步高速数字系统中，
该时钟信号的耐性低到比其它差的信号完整性
信号。在上升沿或下降沿，或过度环任何振铃
背面可导致系统故障。轨迹和形状
GND
50 OHM
跟踪
R7
VDD
通过
其他
信号的
C16
C11
VDDA
C7
C1
R1
销1
C6
C5
U1
C4
C2
C3
R2
50 OHM
跟踪
F
IGURE
4B 。 PCB B
OARD
L
AYOUT
F
OR
ICS8705
8705BY
www.icst.com/products/hiperclocks.html
13
REV 。 ğ 2004年6月16日
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
