集成
电路
系统公司
ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
TYPE
输入
输入
输入
输入
输入
描述
确定表3中的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
无连接。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。当HIGH ，选用差分CLK1 ， nCLK1 。
下拉低电平时， LVCMOS选择CLK0 。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
下拉复位引起的输出变为低电平。当逻辑低电平时，内部
分频器和输出被使能。 LVCMOS / LVTTL接口电平。
核心供电引脚。
LVCMOS / LVTTL的反馈输入到相位检测器，用于再生
下拉时钟与"zero delay" 。连接到输出端之一。
LVCMOS / LVTTL接口电平。
输出电源引脚。
时钟输出。 7
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
上拉
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 11
3
4
5
6
7
名字
SEL0 ， SEL1 ，
SEL2
CLK 0
nc
CLK1
nCLK1
CLK_SEL
8
9, 32
10
12, 16, 20,
24, 28
13, 15, 17,
19, 21, 23,
25, 27
14, 18, 22, 26
MR
V
DD
FB_IN
V
DDO
Q0, Q1, Q2,
Q3, Q4, Q5,
Q6, Q7
GND
输入
动力
输入
动力
产量
动力
电源接地。
确定表3中的输出分频器值。
29
SEL3
输入
下拉
LVCMOS / LVTTL接口电平。
30
V
DDA
动力
模拟电源引脚。
锁相环和基准时钟作为输入到分频器之间进行选择。
31
PLL_SEL
输入
上拉
当低，选择的参考时钟（ PLL旁路） 。当高，
选择锁相环（ PLL使能）。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
测试条件
最低
典型
4
51
51
V
DD
, V
DDO
, V
DDA
= 3.465V
23
7
最大
单位
pF
KΩ
KΩ
pF
Ω
8705BY
www.icst.com/products/hiperclocks.html
2
REV 。 ğ 2004年6月16日
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
