集成
电路
系统公司
ICS8745B
1:5 D
。微分
-
TO
-LVDS
Z
ERO
D
ELAY
C
LOCK
G
enerator
F
EATURES
•
旨在满足输出5差分LVDS
或超过ANSI TIA / EIA -644的要求
•
可选的差分时钟输入
•
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
•
输出频率范围： 31.25MHz到700MHz的
•
输入频率范围： 31.25MHz到700MHz的
•
VCO范围： 250MHz的700MHz的到
•
对于“零延迟”时钟再生外部反馈
具有可配置频率
•
可编程分频器允许下面的输出到输入
频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8
•
周期到周期抖动： 30PS （最大值）
•
输出偏斜： 35ps （最大）
•
静态相位偏移： 25PS ±精度为125ps
•
3.3V电源电压
•
0 ° C至70 ° C的环境工作温度
•
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8745B是一种用途极广的1 ： 5 LVDS时钟
发生器和HiPerClockS的成员??
HiPerClockS ™
家族高性能时钟解决方案
ICS 。该ICS8745B有一个完全集成的PLL
并且可配置为零延迟缓冲器，多
钳子或除法器，并且具有31.25MHz的输出频率范围
达到700MHz 。参考分频器，反馈分频器和
输出分频器各自可编程的，从而允许
下面输出到输入频率比：8：1 ， 4 ：1,2 ：1,1 ：1，
1： 2,1： 4,1： 8 。外部反馈可以使器件实现
输入时钟和输出时钟之间的“零延迟” 。
该PLL_SEL引脚可被用来绕过PLL系统
测试和调试的目的。在旁路模式中，参考时钟
被路由周围PLL和到内部输出分频器。
ICS
B
LOCK
D
IAGRAM
PLL_SEL
÷1, ÷2, ÷4, ÷8,
÷16, ÷32
,
÷64
0
1
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
1
0
P
IN
A
SSIGNMENT
Q0
nQ0
V
DD
PLL_SEL
SEL3
GND
V
DDO
V
DDA
nQ4
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
CLK0
nCLK0
32 31 30 29 28 27 26 25
SEL0
SEL1
CLK0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
V
DD
nFB_IN
FB_IN
SEL2
GND
nQ0
Q0
V
DDO
24
23
22
Q3
nQ3
V
DDO
Q2
nQ2
GND
Q1
nQ1
PLL
Q4
nQ4
nCLK0
CLK1
nCLK1
CLK_SEL
MR
ICS8745B
21
20
19
18
17
SEL0
SEL1
SEL2
SEL3
MR
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
www.icst.com/products/hiperclocks.html
1
REV 。 B 2004年12月2日
8745BY
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
