集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X ç
LOCK
G
enerator
TYPE
输入
动力
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 16, 17,
21, 25, 29,
33, 48, 52,
56, 60, 64
3, 4
5, 9, 40, 44
6
7
8
10, 11
12
13
14, 15
18, 20,
22, 24
19, 23
26, 28,
30, 32
27, 31
34, 35
36
37
38, 39
南ê
REF_CLK
GND
XTAL1,
XTAL2
V
DD
XTAL_SEL
PLL_SEL
V
DDA
D_SELC0,
D_SELC1
OEC
OEA
D_SELA0,
D_SELA1
QA0 ， QA1 ，
QA2 ， QA3
V
DDOA
QB0 ， QB1 ，
QB2 ， QB3
V
DDOB
D_SELB1,
D_SELB0
OEB
OED
D_SELD1,
D_SELD0
MR
下拉参考时钟输入。 LVCMOS / LVTTL接口电平。
电源接地。
输入
动力
输入
输入
动力
输入
输入
输入
输入
产量
动力
产量
动力
输入
输入
输入
输入
下拉
上拉
上拉
下拉
下拉
上拉
上拉
下拉
上拉
上拉
晶体振荡器接口。 XTAL1为输入。 XTAL2为输出。
核心供电引脚。
晶振或参考时钟作为PLL的选择
引用来源。选择HIGH，当XTAL输入。选择REF_CLK
当低。 LVCMOS / LVTTL接口电平。
PLL和旁路模式之间进行选择。当HIGH ，选择PLL 。
当低，选择的参考时钟。 LVCMOS / LVTTL接口电平。
模拟电源引脚。请参阅应用注意过滤。
如表3中所述选择了C银行的输出分频值。
LVCMOS / LVTTL接口电平。
决定了C银行的输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
确定银行A输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
如表3中所述选择的银行A输出分频值。
LVCMOS / LVTTL接口电平。
银行时钟输出。 15
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
B银行的时钟输出。 15
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚银行B输出。
如表3中所述选择的银行B输出分频值。
LVCMOS / LVTTL接口电平。
决定了B银行的输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
决定组D输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
如表3中所述选择的组D输出分频值。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位引起的输出变为低电平。当逻辑低电平时，内部
分频器和输出被使能。
LVCMOS / LVTTL接口电平。
如表3中所述选择银行的反馈分频器的输出值。
LVCMOS / LVTTL接口电平。
如表3中所述选择银行的反馈分频器的输出值。
LVCMOS / LVTTL接口电平。
反馈输入到相位检测器，用于产生时钟与"zero
delay" 。 LVCMOS / LVTTL接口电平。
41
输入
下拉
42
43
45
FBDIV_SEL1
FBDIV_SEL0
FB_IN
输入
输入
输入
下拉
上拉
下拉
8761CY
www.icst.com/products/hiperclocks.html
2
REV 。 Ç 2004年9月7日
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
