集成
电路
系统公司
ICS87993I
1-
TO
-5 D
。微分
-
TO
-3.3V LVPECL
PLL ç
LOCK
D
河W¯¯
/D
YNAMIC
C
LOCK
S
WITCH
F
EATURES
•
5 3.3V的差分LVPECL输出
•
可选的差分时钟输入
•
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
•
VCO范围：为200MHz至500MHz
•
对于“零延迟”时钟再生外部反馈
具有可配置频率
•
周期到周期抖动（ RMS） ： 20ps的（最大）
•
输出偏斜： 70ps （最大） ，在一个银行
•
3.3V电源电压
•
-40 ° C至85°C的工作环境温度
•
引脚兼容MPC993
G
ENERAL
D
ESCRIPTION
该ICS87993I是锁相环（PLL）时钟驱动器设计
专为冗余时钟树设计。该
HiPerClockS ™
设备接收两路差分LVPECL时钟
信号从它产生5个新differen-
TiAl基LVPECL时钟输出。两个输出端对的
再生输入信号的频率和相位，而
其他3双产生2倍，相位对齐的时钟输出。
外部PLL反馈将被用来还提供零延迟
缓冲性能。
,&6
该ICS87993I动态时钟开关（ DCS ）电路continu-
ously监控两个输入CLK信号。在检测到
故障（ CLK卡住高或低至少1期）中，
INP_BAD为CLK将被锁存（H）。如果该CLK是
主时钟时， DCS将切换到很好的辅助
时钟和相位/频率取向将发生以最小
输出相位扰动。典型的相撞击所致
通过一个失败的时钟被淘汰。
P
IN
A
SSIGNMENT
nQB0
nQB1
nQB2
QB0
QB1
QB2
V
CC
24 23 22 21 20 19 18 17
nQA1
QA1
nQA0
QA0
V
CC
V
CCA
Man_Override
PLL_SEL
25
26
27
28
29
30
31
32
1
NMR
V
CC
16
V
CC
INP0BAD
INP1BAD
Clk_Selected
V
EE
nEXT_FB
Ext_FB
V
EE
ICS87993I
32引脚QFP （ LQFP ）
采用7mm x 7mm X 1.4毫米
包体
Y封装
顶视图
2
nALARM_RESET
15
14
13
12
11
10
9
3
CLK0
4
nCLK0
5
CLK_SEL
6
CLK1
7
nCLK1
8
V
EE
B
LOCK
D
IAGRAM
PLL_SEL
Clk_Selected
INP1BAD
INP0BAD
Man_Override
Alarm_Reset
SEL_CLK
nCLK0
CLK0
nCLK1
CLK1
nEXT_FB
Ext_FB
NMR
87993AYI
动态切换
逻辑
nQB0
QB0
nQB1
QB1
÷2
PLL
÷4
nQB2
QB2
nQA0
QA0
nQA1
QA1
www.icst.com/products/hiperclocks.html
1
REV 。 B 2003年5月21日
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
