ICS9150-02
初步产品预览
引脚说明
引脚数
引脚名称
TYPE
描述
2, 3
4, 10, 17, 23, 31,
34, 40, 47, 53
5
6
8
9, 11, 12, 13
14, 16
18, 19
21
27
28
29
30
1, 7, 15, 20, 26,
37, 43
50, 56
22, 24, 25, 32, 33,
35, 36, 38, 39, 41,
42, 44, 45
54, 55
46, 48, 49, 51, 52
REF （0： 1）
GND
X1
X2
PCICLK_F
PCICLK （0： 5）
48MHz
N / C
SDATA
SCLK
OE
SEL六十零分之六十六＃
VDD2 ， VDD1 ，
VDD3 ， VDD4
VDDL2 ， VDDL1
SDRAM （ 0:12 ）
IOAPIC （1： 0）
CPUCLK （0： 4）
OUT
PWR
IN
OUT
OUT
OUT
OUT
-
IN
IN
IN
IN
PWR
PWR
OUT
OUT
OUT
14.318 MHz参考时钟输出。
地面上。
14.318MHz输入。有内部负荷上限，
(33pF).
晶振输出。有内部负荷上限（ 33pF的）和反馈
电阻X1
自由运行的总线时钟。
总线时钟输出。
48MHz的时钟输出
引脚没有内部连接。
在串行配置端口的串行数据。
时钟输入串行配置端口。
逻辑输入输出使能，三态输出都低时。
选择的60MHz或66MHz的的SDRAM和CPU 。
标称3.3V电源。看到电力集团的功能。
CPU和IOAPIC时钟缓冲器电源（ 2.5 - VDD ）
SDRAM时钟（ 60 / 66.6MHz频率范围内）
IOAPIC时钟输出。 （ 14.31818 MHz）的技术VDDL1
CPU输出时钟。本站由VDDL2 （ 60或66.6MHz频率范围内）
VDD1 = REF （0： 1）中， X1，X2
VDD2 = PCICLK_F ， PCICLK （0： 5）
VDD3 = SDRAM （ 0:12 ） ，供应PLL内核
VDD4 = 48 MHz的
VDDL1 = IOAPIC （0： 1）
VDDL2 = CPUCLK （0： 4）
电源组
2
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
