MK2722
Sigma Designs的时钟源
引脚分配
ACLK解码表（兆赫）
AS1
引脚12
0
0
0
1
1
1
AS0
引脚8
0
M
1
0
M
1
ACLK
7针
12.288
18.432
16.9344
11.2896
12.288
8.192
VDD
X2
X1
VDD
GND
BS1
ACLK
AS0
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
BS0
PD
27M
VDD
AS1
GND
BCLK/2
BCLK
BCLK解码表（兆赫）
BS1
引脚6
0
0
1
1
BS0
PIN码16
0
1
0
1
BCLK
9针
40.5
50
28.6364
40
BCLK/2
引脚10
20.25
25
14.3182
20
16引脚窄（ 150万）的SOIC
引脚说明
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
名字
VDD
X2
X1
VDD
GND
BS1
ACLK
AS0
BCLK
BCLK/2
GND
AS1
VDD
27M
PD
BS0
TYPE
I
XO
XI
P
P
I
O
TI
O
O
P
I
P
O
I
I
描述
连接到+ 5V 。
水晶连接。连接到27 MHz的晶振。悬空的时钟输入。
水晶连接。连接到27 MHz的晶振或时钟。
连接到+ 5V 。
连接到地面。
选择1 BCLK 。确定每个表中BCLK输出。内部上拉。
音频时钟输出。通过AS1状态，每桌上面AS0确定。
选择0为ACLK 。确定每个表中ACLK输出。
BCLK输出。通过BS1的状态，每桌上面BS0确定。
BCLK的除以2的输出。通过BS1的状态，每桌上面BS0确定。
连接到地面。
选择1 ACLK 。确定每个表中ACLK输出。内部上拉。
连接到+ 5V 。
27.0000 MHz的晶振缓冲时钟输出。
断电。低电平有效。时钟停止低。内部上拉。
选择0 BCLK 。确定每个表中BCLK输出。内部上拉。
键： I =输入， TI =三电平输入， O =输出， P =电源连接
MDS 2722 B
2
修订版020802
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
