128K ×36 ， 256K ×18
3.3V同步SRAM
3.3V的I / O ，流水线输出
突发计数器，单周期取消
x
x
IDT71V35761S
IDT71V35781S
IDT71V35761SA
IDT71V35781SA
特点
128K ×36 ， 256K ×18的内存配置
支持高系统速度：
商业：
- 200MHz的3.1ns时钟存取时间
商业和工业：
- 183MHz 3.3ns时钟存取时间
- 166MHz的时钟为3.5ns访问时间
LBO
输入选择交错或线性突发模式
自定时写周期与全球的写控制（ GW ） ，字节写
使能（ BWE ）和字节写操作（ BWX ）
3.3V内核电源
功率下降ZZ输入控制
3.3V的I / O
可选 - 边界扫描的JTAG接口（ IEEE 1149.1
兼容）
包装在JEDEC标准的100引脚塑料薄型四方
扁平封装（ TQFP ） ， 119球栅阵列（ BGA ）和165细间距球
栅格阵列
描述
该IDT71V35761 / 781被组织成高速静态存储器
128K ×36 / 256K X 18 IDT71V35761 / 781包含SRAM的读写，数据，
地址和控制寄存器。内部逻辑使得SRAM产生
根据决定自定时写可以留到年底
写周期。
突发模式功能，提供最高性能水平的
系统设计人员，为IDT71V35761 / 81可提供四个周期的数据
为一个单一的地址提供给SRAM中。内部突发地址
计数器接收来自所述处理器的第一周期的地址，发起
访问顺序。输出数据的第一个周期将流水线一
周期可在下一时钟上升沿之前。如果突发模式
选择操作（ ADV =低） ，输出的后续三个周期
数据将提供给用户的下一个3个时钟上升沿。该
为了这三个地址的由内部突发计数器定义
和
LBO
输入引脚。
该IDT71V35761 / 781的SRAM采用IDT最新的高性能
CMOS工艺和被包装在JEDEC标准14毫米X 20毫米
100针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列
（BGA）和165细间距球栅阵列。
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
输入
输入
I / O
供应
供应
同步
同步
同步
异步
同步
同步
同步
不适用
同步
同步
同步
DC
同步
同步
不适用
同步
异步
异步
同步
不适用
不适用
5301 TBL 01
x
x
x
x
x
x
x
引脚说明摘要
A
0
-A
17
CE
CS
0
,
CS
1
OE
GW
BWE
BW
1
,
BW
2
,
BW
3
,
BW
4
(1)
CLK
ADV
ADSC
ADSP
LBO
TMS
TDI
TCK
TDO
TRST
ZZ
I / O
0
-I / O
31
， I / O
P1
-I / O
P4
V
DD
, V
DDQ
地址输入
芯片使能
芯片选择
OUTPUT ENABLE
全局写使能
字节写使能
单个字节写入选择
时钟
突发地址进展
地址状态（高速缓存控制器）
地址状态（处理器）
线性/交错突发订单
测试模式选择
测试数据输入
测试时钟
测试数据输出
JTAG复位（可选）
睡眠模式
数据输入/输出
核心电源， I / O电源
V
SS
地
注意：
1.
BW
3
和
BW
4
是不适用的IDT71V35781 。
1
© 2003集成设备技术有限公司
2003年6月
DSC-5301/03
IDT [ INTEGRATED DEVICE TECHNOLOGY ]
