128K ×36 ， 3.3V同步
IDT71V546
SRAM与ZBT ™功能，
™
突发计数器和流水线输出
特点
128K ×36的内存配置，流水线输出
支持高性能系统的运行速度 - 133兆赫
（ 4.2 ns的时钟到数据访问）
ZBT
TM
特点 - 读和写之间没有死循环
周期
内部同步输出注册的消除
需要控制
OE
单R / W （读/写）控制引脚
正时钟边沿触发的地址，数据和控制
信号注册了全流水线的应用
4字突发能力（交错或线性）
单个字节写（ BW
1
-
BW
4
）控制（可配合活动）
三芯片使简单的深度扩张
3.3V单电源（ ± 5 ％ ）
封装在一个JEDEC标准的100引脚TQFP封装
时钟周期，两个周期之后它的相关联的数据的周期发生时，无论是
读取或写入。
该IDT71V546包含数据的I / O ，地址和控制信号寄存器
字符。输出使能是唯一的异步信号，并且可以用于
禁止输出在任何给定的时间。
时钟使能（ CEN ）引脚允许IDT71V546的操作是
只要暂停是必要的。所有同步输入被忽略
当
CEN
高，内部设备寄存器将保持其先前的
值。
有三个芯片使能引脚（ CE
1
，CE
2
,
CE
2
） ，允许用户
在需要时取消该设备。如果这三个中的任何一个处于非活动状态
当ADV / LD为低时，没有新的存储器操作启动和任何
爆裂的是进程被中断。然而，任何挂起的数据
传输（读或写）将完成。数据总线将三态2
该芯片后周期被取消或写入启动。
该IDT71V546具有一个片上串计数器。在突发模式中，所述
IDT71V546可以提供四个周期数据的呈现单一地址
到SRAM中。色同步信号序列的顺序由定义
LBO
输入
引脚。该
LBO
引脚选择线性和交错突发序列之间。
该ADV / LD信号用于加载新的外部地址（ADV / LD =
LOW ）或增加内部突发计数器（ ADV / LD =高） 。
该IDT71V546 SRAM采用IDT的高性能，高容量
3.3V CMOS工艺制造，并封装在一个JEDEC标准14毫米X
20毫米100引脚薄型塑料四方扁平封装（ TQFP ）高密度电路板。
x
x
x
x
x
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x
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x
x
x
描述
该IDT71V546是3.3V高速4718592位（ 4.5兆）
同步SRAM组织为128K ×36位。它被设计成
打开公交车周围的读取时消除死总线周期
和写入，或写入和读取。因此，已经给定的名称ZBT
TM
,
或零总线周转。
地址和控制信号被施加到SRAM中1
引脚说明摘要
A
0
- A
16
CE
1
，CE
2
,
CE
2
OE
读/写
CEN
BW
1
,
BW
2
,
BW
3
,
BW
4
CLK
ADV / LD
LBO
I / O
0
- I / O
31
， I / O
P1
- I / O
P4
V
DD
V
SS
地址输入
三芯片使
OUTPUT ENABLE
读/写信号
时钟使能
单个字节写入选择
时钟
提前破灭地址/加载新地址
线性/交错突发订单
数据输入/输出
3.3V电源
地
输入
输入
输入
输入
输入
输入
输入
输入
输入
I / O
供应
供应
同步
同步
异步
同步
同步
同步
不适用
同步
STATIC
同步
STATIC
STATIC
3821 TBL 01
ZBT和零总线周转是为Integrated Device Technology ， Inc.的商标，该架构支持美光科技和摩托罗拉公司
1999年12月
DSC-3821/03
1
©1999集成设备技术有限公司
IDT [ INTEGRATED DEVICE TECHNOLOGY ]
