IDT72421 / 72201 /七万二千二百二十一分之七万二千二百一十一/ 72241分之72231 CMOS SyncFIFO ™
64 ×9 ， 256 ×9 ， 512× 9 ， 1024 ×9 ， 2048 ×9和4096 ×9
军用和商用温度范围
信号说明
输入
:
DATA IN （D
0
- D
8
) —
数据输入9位宽度的数据。
控制：
复位（
RS
)
- 复位完成时复位
(
RS
）输入为低电平状态。在复位过程中，内部
读写指针被设置到第一位置。复位的
前一个写操作可以在上电后需要
的地方。全旗（
FF
）和可编程几乎满标志
(
PAF
）将被重置为HIGH吨后
RSF
。空标志（
EF
）和
可编程几乎空标志（
PAE
）将被重置为低电平
吨后
RSF
。在复位时，输出寄存器初始化为所有
零和偏移寄存器被初始化为它们的默认
值。
写时钟（ WCLK ）
- 写周期的开始
低到高的写时钟（ WCLK ）的过渡。数据设定
建立和保持时间，必须满足在相对于所述低到高
写时钟（ WCLK ）的过渡。全旗（
FF
）和
可编程几乎满标志（
PAF
）与同步
相对于写入时钟的低到高的跳变
（ WCLK ） 。
写和读时钟可以是异步或
重合。
写使能1 （
WEN1
)
- 如果FIFO被配置为
可编程标志，写使能1 （
WEN1
）是唯一
使能控制引脚。在这种配置中，当写使能1
(
WEN1
）为低电平时，数据可以被加载到输入寄存器和
在每个写时钟的低到高的跳变RAM阵列
（ WCLK ） 。数据被存储在RAM阵列顺序地和
独立于任何正在进行读操作。
在这种配置中，当写使能1（
WEN1
）为高电平时，
输入寄存器保持之前的数据，也没有新的数据是
允许被加载到寄存器中。
如果FIFO被配置为具有两个写使能，其中
允许深度扩展中，有两个使能控制引脚。
看到写使能以下操作2款在这
配置。
为了防止数据溢出，全旗（
FF
）将变低，
抑制进一步的写操作。当完成一个
有效的读周期，满标志（
FF
）会去吨后高
WFF
,
允许一个有效的写操作开始。写使能1 （
WEN1
）是
忽略了当FIFO满。
读时钟（ RCLK ）
- 数据可以在读取输出
读时钟（ RCLK ）的低到高的转变。该
空标志（
EF
）和可编程几乎空标志（
PAE
)
关于同步到低到高的跳变
的读出时钟（ RCLK ） 。
写和读时钟可以是异步或
重合。
读使能（
REN1
,
REN2
)
- 当两个读使能
(
REN1
,
REN2
）是低电平时，数据从RAM阵列读
在读的低到高转换输出寄存器
时钟（ RCLK ） 。
当任一读使能（
REN1
,
REN2
）为高电平，则
输出寄存器保存的先前的数据和没有新的数据是
允许被加载到寄存器中。
当所有的数据已被从FIFO中时，空读
旗（
EF
）将变低，抑制了进一步的读取操作。一旦
一个有效的写操作已经完成，所述空
旗（
EF
）会去吨后高
REF
和一个有效的读取就可以开始。
在读使能（
REN1
,
REN2
）被忽略，当FIFO
是空的。
输出使能（
OE
)
- 当输出使能（
OE
）是
使能（低电平） ，并行输出缓冲器接收从数据
输出寄存器。当输出使能（
OE
）被禁用
（高电平）时，Q输出的数据总线处于高阻抗状态。
写使能2 /加载（ WEN2 /
LD
)
- 这是一个双
目的引脚。 FIFO被复位时配置有
可编程标志或有两个写使能，这
允许深度扩展。如果写使能2 /加载（ WEN2 /
LD
)
置高点重置（
RS
= LOW ）时，此引脚用作第二
写使能引脚。
如果FIFO被配置为具有两个写使能，当
写使能（
WEN1
）低和写使能2 /加载（ WEN2 /
LD
）为高电平时，数据可以被加载到输入寄存器和
在每个写时钟的低到高的跳变RAM阵列
（ WCLK ） 。数据被存储在RAM阵列顺序地和
独立于任何正在进行读操作。
在这种配置中，当写使能（
WEN1
）为高
和/或写使能2 /加载（ WEN2 /
LD
）为低电平时，输入
寄存器保存的先前的数据和没有新的数据被允许
被加载到寄存器中。
为了防止数据溢出，全旗（
FF
）将变低，
抑制进一步的写操作。当完成一个
有效的读周期，满标志（
FF
）会去吨后高
WFF
,
允许一个有效的写操作开始。写使能1 （
WEN1
）和写
启用2 /加载（ WEN2 /
LD
）被忽略，当FIFO满。
在FIFO被配置为具有可编程的标志时
写使能2 /加载（ WEN2 /
LD
）为低电平复位
(
RS
=低） 。该IDT72421 / 72201 / 72221分之72211 /七万二千二百四十一分之七万二千二百三十一
器件包含4个8位的偏移寄存器可以装载
与输入端上的数据，或读出的输出。见图3
供的寄存器和默认值的大小的细节。
如果FIFO被配置为具有可编程的标志时
写使能1 （
WEN1
）和写使能2 /加载（ WEN2 /
LD
）被设置为低，在输入三维数据被写入到空
（最低有效位）的偏移量上注册的第一个低到高
写时钟（ WCLK ）的过渡。数据被写入到
空（最高有效位），偏移在第二寄存器
低到高的写入时钟（ WCLK ） ，过渡到
满（最低有效位）的偏移量上的第三过渡寄存器
和成满（最高有效位）抵消了注册
第四个转变。写入时钟的第五类过渡（ WCLK ）
再次写入到空（最低有效位），偏移寄存器。
5.07
6
IDT [ INTEGRATED DEVICE TECHNOLOGY ]
