3.3伏的CMOS SuperSync FIFO ™
8,192 x 18
16,384 x 18
产品特点：
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IDT72V255LA
IDT72V265LA
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请选择以下内存组织之间：
IDT72V255LA
8,192 x 18
IDT72V265LA
16,384 x 18
引脚兼容的IDT72V275 / 72V285和IDT72V295 /
72V2105 SuperSync的FIFO
与5伏IDT72255 / 72265系列功能兼容
10ns的读取/写入周期时间（ 6.5ns访问时间）
固定的低第一个字的数据等待时间
5V输入容限
自动关机最大限度地降低待机功耗
主复位清除整个FIFO
部分复位清除数据，但保留可编程设置
重传操作固定，较低的第一个字数据
等待时间
空，满和半满标志信号FIFO状态
可编程几乎空和几乎全部的标志，每个标志
可默认两个预选偏移1
通过串行或并行方式的程序部分的标志
选择IDT标准时间（使用
EF
和
FF
标志）或第一
字告吹时间（使用
OR
和
IR
标志）
输出使能卖出期权数据输出为高阻抗状态
在深度和宽度易于扩展
独立的读写时钟（允许读取和
同时写入）
可在64引脚薄型四方扁平封装（ TQFP ）和64
引脚超薄薄型四方扁平封装（ STQFP ）
高性能的亚微米CMOS技术
工业级温度范围（ ？ 40 ° C至+ 85°C ），可
描述：
该IDT72V255LA / 72V265LA是在功能上兼容版本
IDT72255 / 72265设计流掉一个3.3V电源的功率非常低
消费。该IDT72V255LA / 72V265LA格外深，高
速度，CMOS先入先出（ FIFO）存储器与主频读和
写控制。这些FIFO提供了众多的改进，比以前的
SuperSync的FIFO ，其中包括以下内容：
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的一个时钟输入的频率相对于所述其他的限制
已被除去。该频率选择引脚（ FS）已被去除，
因此，不再需要来选择其中的两个时钟输入， RCLK
或WCLK ，是在更高的频率下运行。
功能框图
文
WCLK
D
0
-D
17
LD SEN
输入寄存器
偏移寄存器
FF / IR
PAF
EF /或
PAE
HF
FWFT / SI
写控制
逻辑
RAM阵列
8,192 x 18
16,384 x 18
旗
逻辑
写指针
读指针
读
控制
逻辑
输出寄存器
太太
PRS
RT
RESET
逻辑
RCLK
任
OE
Q
0
-Q
17
4672 DRW 01
IDT标志为注册商标， SuperSyncFIFO是集成设备技术公司的商标。
商用和工业温度范围
1
©
2001年集成设备技术公司
2001年4月
DSC-4672/1
IDT [ INTEGRATED DEVICE TECHNOLOGY ]
