IDT54 / 74FCT388915T 70/100/133/150
3.3V低偏移基于PLL的时钟驱动器
军用和商用温度范围
集成设备技术有限公司
3.3V低偏移基于PLL
CMOS时钟驱动器
（具有三态）
IDT54/74FCT388915T
70/100/133/150
初步
被反馈到PLL的反馈输入导致
基本为零跨器件的延迟。锁相环由
• 0.5微米CMOS技术
相位/频率检测器，电荷泵，环路滤波器和
•输入频率范围： 10MHz的 - f2Q最大。规范
VCO。压控振荡器是专为2Q工作频率
（ FREQ_SEL =高）
为40MHz的范围内f2Q最大。
•马克斯。输出频率： 150MHz的
在IDT54 / 74FCT388915T提供8个输出， 350ps
•引脚和功能与FCT88915T兼容， MC88915T
歪斜。该
Q5
输出从Q输出倒相。第2季度
• 5非反相输出端，一个反相输出， 1 2倍
在Q频率的两倍，并运行Q / 2运行在一半的Q
输出， 1
÷2
输出;所有输出为TTL兼容
频率。
??三态输出
该FREQ_SEL控制提供了一个额外的
÷
2选项
•输出偏斜< 350ps （最大）
的输出路径。锁相环_EN允许PLL中，旁路这
•占空比失真< 500PS （最大）
是在静态测试模式是有用的。当PLL_EN低， SYNC
•部件到部件的偏斜： 1纳秒（从T
PD
最大。 SPEC）
输入可以被用作测试时钟。在此测试模式中，所述输入
•在CMOS输出电平32 / -16mA驱动器
频率不限于指定的范围和极性
• V
CC
= 3.3V
±
0.3V
的输出端是互补的，在正常操作
•输入可通过3.3V或5V元件驱动
（ PLL_EN = 1）。 LOCK输出达到逻辑高电平时，
•提供28引脚PLCC ， LCC和SSOP封装
PLL处于稳定状态的相位和频率锁定。当OE /
描述：
RST
是低时，所有的输出被置于高阻抗状态和
在IDT54 / 74FCT388915T采用锁相环技寄存器， Q，
Q
和Q / 2输出复位。
术来锁定的输出频率和相位与输入
在IDT54 / 74FCT388915T需要一个外部环路滤波器
参考时钟。它提供了部分低偏移时钟分配的建议，在图3所示。
高性能PC和工作站。一个输出
产品特点：
功能框图
反馈
相位/频率。
探测器
电压
控制
振子
LF
REF_SEL
PLL_EN
0
1
MUX
2Q
(
÷
1)
(
÷
2)
1M
u
x
0
D
Q
LOCK
0M
u
1x
电荷泵
同步（0）
SYNC （1）
Q0
Q1
DIVIDE
-By-2
FREQ_SEL
OE / RST
CP
R
Q
D
CP
R
D
CP
R
D
CP
D
CP
D
CP
D
CP
R
3052 DRW 01
R
R
R
Q
Q
Q2
Q
Q3
Q
Q4
Q5
Q
Q
Q/2
IDT标志是集成设备技术，Inc.的注册商标。
军用和商用温度范围
©1995
集成设备技术有限公司
1995年8月
DSC-4243/1
9.8
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1
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IDT [ INTEGRATED DEVICE TECHNOLOGY ]
