IS61LF25636A
IS61LF51218A
IS61VF25636A
IS61VF51218A
ISSI
2005年5月
®
256K X 36 ， 512K ×18
9 Mb的同步流过
静态RAM
特点
•内部自定时写周期
•单个字节写入控制和全局写
•时钟控制，注册地址，数据和
控制
•使用MODE输入突发顺序控制
•三个芯片使能选项进行简单的深度expan-
锡安和地址流水线
•常见的数据输入和数据输出
取消选择时•自动掉电
•单周期取消
•在间歇模式来减少功耗待机
• JTAG边界扫描的PBGA封装
•电源
LF ： V
DD
3.3V + 5%, V
DDQ
3.3V/2.5V + 5%
VF ： V
DD
2.5V + 5%, V
DDQ
2.5V + 5%
• JEDEC 100引脚TQFP ， 119引脚PBGA和
165引脚PBGA封装
•无铅可
描述
该
ISSI
IS61LF / VF25636A和IS61LF / VF51218A是
高速，低功耗的同步静态RAM设计
提供commu-破裂的，高性能的内存
讯和网络应用。该IS61LF /
VF25636A由36位组织为262,144字。该
IS61LF / VF51218A由18组织为524,288字
位。与制造
ISSI
先进的CMOS技术，
该器件集成了2位串计数器，高速
SRAM的核心，和高驱动能力输出到一个单一的
单片电路。所有同步输入通过
由一个正边沿触发的单控制寄存器
时钟输入。
写周期是内部自定时的，由发起
在时钟输入的上升沿。写周期可以是一个
到4个字节宽，由写控制输入控制。
单独的字节使能允许写入单个字节。
通过使用字节写入字节进行写操作
启用（ BWE ）的输入与一个或多个单独的
字节写信号（ BWX ） 。此外，全局写（ GW）是
适用于所有的写字节在同一时间，不管
字节写操作控制。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）
输入引脚。可生成后续的脉冲串地址
内部和由受控
ADV
（突发AD-地址
万斯）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。
当该引脚为高电平或交错突发实现
悬空。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
-6.5
6.5
7.5
133
-7.5
7.5
8.5
117
单位
ns
ns
兆赫
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REV 。一
05/04/05
1
ISSI [ INTEGRATED SILICON SOLUTION, INC ]
