IS61NLP25672/IS61NVP25672
IS61NLP51236/IS61NVP51236
IS61NLP102418/IS61NVP102418
256K X 72 ， 512K ×36和1M ×18
18MB ，管道“不等待”状态
BUS SRAM
特点
•总线利用率100 ％的
•无之间的读写等待周期
•内部自定时写周期
•单个字节写入控制
•单R / W （读/写）控制引脚
•时钟控制，注册地址，
数据和控制
•交错或线性突发序列控制使用
MODE INPUT
•三个芯片使简单的深度扩张
和地址流水线
·掉电模式
•常见的数据输入和数据输出
•
CKE
引脚使能时钟和暂停操作
• JEDEC 100引脚TQFP ， 165引脚PBGA和209-
球（ X72 ） PBGA封装
- 电源：
NVP ： V
DD
2.5V (± 5%), V
DDQ
2.5V (± 5%)
NLP ： V
DD
3.3V (± 5%), V
DDQ
3.3V/2.5V (± 5%)
• JTAG边界扫描的PBGA封装
•工业应用温度
•无铅可
ISSI
2006年7月
®
描述
18梅格“ NLP / NVP ”产品系列功能的高速，
低功耗的同步静态RAM设计提供
一个破裂的，高性能的， “不等待”状态，设备
网络和通信应用。他们是
72位， 512K字组织为256K字
由36位和100万字18位，与制作
ISSI
's
先进的CMOS技术。
结合了“不等待”状态的功能，等待周期
淘汰时读取总线开关来写，或者
写阅读。该器件集成了一个2位的突发计数器，
高速SRAM的核心，和高驱动能力输出
在一个单片电路。
所有同步输入通过寄存器控制
由一个正边沿触发的单时钟输入。操作
可以暂停所有的同步输入忽视
当时钟使能，
CKE
为HIGH 。在这种状态下，内部
器件将保持其先前的值。
所有的读，写和取消的周期由发起
ADV输入。当ADV是HIGH内部爆裂
计数器递增。新的外部地址可以是
加载时ADV低。
写周期是内部自定时的，由发起
并且当所述时钟输入的上升沿
WE
是低的。
单独的字节使能允许写入单个字节。
突发模式引脚（ MODE ）定义了一阵的顺序
序列。当为高电平时，交错突发序列
被选中。当连接到低电平，线性突发序列是
选择。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
-250
2.6
4
250
-200
3.1
5
200
单位
ns
ns
兆赫
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启摹
07/10/06
1
ISSI [ INTEGRATED SILICON SOLUTION, INC ]
