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IS61SP25618-133B 参数 Datasheet PDF下载

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型号: IS61SP25618-133B
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内容描述: 256K ×16 , 256K ×18同步流水式静态RAM [256K x 16, 256K x 18 SYNCHRONOUS PIPELINED STATIC RAM]
分类和应用:
文件页数/大小: 15 页 / 122 K
品牌: ISSI [ INTEGRATED SILICON SOLUTION, INC ]
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IS61SP25616
IS61SP25618
256K ×16 , 256K ×18同步
PIPELINED静态RAM
特点
•内部自定时写周期
•单个字节写入控制和全局写
•时钟控制,注册地址,数据和
控制
•奔腾™或线性突发序列控制使用
MODE INPUT
•三个芯片使简单的深度扩张
和地址流水线
•常见的数据输入和数据输出
• JEDEC 100引脚TQFP和
119引脚PBGA封装
•单+ 3.3V , + 10 %, - 5 %电源
•掉电贪睡模式
ISSI
®
2001年4月
描述
ISSI
IS61SP25616和IS61SP25618是一个高速
同步静态RAM设计为提供一个可破裂的,
对于高速网络的高性能存储器和
通信应用。它是作为262,144
由16比特和18比特的话,制造与
ISSI
's
先进的CMOS技术。该器件集成了2位
突发计数器,高速SRAM的芯,和高的驱动
功能输出到一个单片电路。所有
同步输入都会通过由控制寄存器
的正边沿触发的单时钟输入。
写周期是内部自定时的,由发起
在时钟输入的上升沿。写周期可以从
一到四个字节宽的写控制的控制
输入。
单独的字节使能允许写入单个字节。
BW1
控制DQ1-8 ,
BW2
控制DQ9-16 ,条件
by
BWE
为低。一个低电平
GW
输入会导致所有
字节写入。
连发可以启动或者
ADSP
(地址状态
处理器)或
ADSC
(地址状态缓存控制器)
输入引脚。可生成后续的脉冲串地址
内部和由受控
ADV
(突发地址
提前)输入引脚。
在模式引脚用于选择该串序列顺序,
当该引脚连接到低电平线性脉冲串来实现的。
当该引脚为高电平或交错突发实现
悬空。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
-166
3.5
6
166
-150
3.8
6.7
150
-133
4
7.5
133
-5
5
10
100
单位
ns
ns
兆赫
ISSI保留随时更改其产品在任何时候,恕不另行通知,以改进设计和提供最好的产品的权利。我们假设任何不承担责任
它可能出现在本出版物中的错误。 ©版权所有2001年,集成的芯片解决方案,公司
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REV 。一
04/17/01
1